JPH0691240B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
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- JPH0691240B2 JPH0691240B2 JP24343086A JP24343086A JPH0691240B2 JP H0691240 B2 JPH0691240 B2 JP H0691240B2 JP 24343086 A JP24343086 A JP 24343086A JP 24343086 A JP24343086 A JP 24343086A JP H0691240 B2 JPH0691240 B2 JP H0691240B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体レーザ等の発光素子と電気素子や光素
子を同一基板上に一体化した光電子集積回路の製造方法
に関するものである。
子を同一基板上に一体化した光電子集積回路の製造方法
に関するものである。
従来の技術 最近、半導体レーザとその駆動回路を同一基板上に一体
化した光電子集積回路等の開発が活発になってきた。そ
の目的は、第１にコンパクト化、第２に高速化、第３に
低コスト化があげられる。ここで基本的な半導体レーザ
とその駆動回路を一体化した光電子集積回路の概略素子
構成の一例を第３図に示す。半導体レーザは埋込み型
（BH）を、駆動素子にヘテロバイポーラトランジスタ
（HBT）を用いている。説明を容易にするため用いる半
導体材料をInGaAsP/InP系で説明する。半絶縁性InP基板
１上にｎ型InGaAsP層２（厚み約１μｍ）、ｎ型InPクラ
ッド層３（厚み約３μｍ）、InGaAsP活性層４（厚み約
0.2μｍ）、ｐ型InPクラッド層５（厚み約2.5μｍ）、
ｐ型InGaAsPコンタクト層６（厚み約0.5μｍ）からなる
メサ型半導体層の両側にｐ型InP層７（厚み約0.5μ
ｍ）、ｎ型InP層８（厚み約２μｍ）を積層して、電流
ブロック（阻止）と活性層からの光の閉じ込めを行なっ
ている。電極の取り出しは、＋側はｐ型InGaAsPコンタ
クト層６上にｐ型電極９を、一側は、p,n型InP層7,8を
ｎ型InGaAsP層２をエッチングストッパーに用いてｎ型I
nP層３までInPとInGaAsPの選択エッチング液であるHCl/
H3PO4系液でエッチングして、ｎ型InGaAsP層２を露出さ
せてｎ型電極10を形成する。一方HBT部は、半導体レー
ザの埋込み層7,8およびｎ型InPクラッド層３を前述と同
様に選択エッチング液を用いてエッチングしてｎ型InGa
AsP層２を露出させ、次にｎ型InGaAsP層２上にｎ型InP
コレクタ層11（厚み約１μｍ）、ｐ型InGaAsPベース層1
2（厚み約0.2μｍ）、ｎ型InPエミッタ層13（厚み約0.5
μｍ）を順次形成し、各電極に対して、それぞれ選択エ
ッチング液を用いてベース層，コレクタ層表面を露出さ
せて電極14,15,16を形成する。
化した光電子集積回路等の開発が活発になってきた。そ
の目的は、第１にコンパクト化、第２に高速化、第３に
低コスト化があげられる。ここで基本的な半導体レーザ
とその駆動回路を一体化した光電子集積回路の概略素子
構成の一例を第３図に示す。半導体レーザは埋込み型
（BH）を、駆動素子にヘテロバイポーラトランジスタ
（HBT）を用いている。説明を容易にするため用いる半
導体材料をInGaAsP/InP系で説明する。半絶縁性InP基板
１上にｎ型InGaAsP層２（厚み約１μｍ）、ｎ型InPクラ
ッド層３（厚み約３μｍ）、InGaAsP活性層４（厚み約
0.2μｍ）、ｐ型InPクラッド層５（厚み約2.5μｍ）、
ｐ型InGaAsPコンタクト層６（厚み約0.5μｍ）からなる
メサ型半導体層の両側にｐ型InP層７（厚み約0.5μ
ｍ）、ｎ型InP層８（厚み約２μｍ）を積層して、電流
ブロック（阻止）と活性層からの光の閉じ込めを行なっ
ている。電極の取り出しは、＋側はｐ型InGaAsPコンタ
クト層６上にｐ型電極９を、一側は、p,n型InP層7,8を
ｎ型InGaAsP層２をエッチングストッパーに用いてｎ型I
nP層３までInPとInGaAsPの選択エッチング液であるHCl/
H3PO4系液でエッチングして、ｎ型InGaAsP層２を露出さ
せてｎ型電極10を形成する。一方HBT部は、半導体レー
ザの埋込み層7,8およびｎ型InPクラッド層３を前述と同
様に選択エッチング液を用いてエッチングしてｎ型InGa
AsP層２を露出させ、次にｎ型InGaAsP層２上にｎ型InP
コレクタ層11（厚み約１μｍ）、ｐ型InGaAsPベース層1
2（厚み約0.2μｍ）、ｎ型InPエミッタ層13（厚み約0.5
μｍ）を順次形成し、各電極に対して、それぞれ選択エ
ッチング液を用いてベース層，コレクタ層表面を露出さ
せて電極14,15,16を形成する。
このような従来の素子において作製上、とりわけフォト
リソグラフィーや配線が困難で、歩留りや性能の低下を
まねいている。その理由は第３図を見てわかるように各
素子ともに段差が多く、また大きいということがいえ
る。例えば半導体レーザ部においては、p,n型電極9,10
間の高さの差は約６μｍ存在する。HBT部においてはエ
ミッタ，コレクタ電極間の段差が一番大きく約1.7μｍ
もある。このような段差があると前述のようにフォトリ
ソグラフィープロセスにおいてはマスク精度がずれた
り、ピントの合わせ精度にも問題が生じ、一方配線にお
いては段差角部で段切れが発生し、プロセス上、そのト
ラブルは大なるものがある。
リソグラフィーや配線が困難で、歩留りや性能の低下を
まねいている。その理由は第３図を見てわかるように各
素子ともに段差が多く、また大きいということがいえ
る。例えば半導体レーザ部においては、p,n型電極9,10
間の高さの差は約６μｍ存在する。HBT部においてはエ
ミッタ，コレクタ電極間の段差が一番大きく約1.7μｍ
もある。このような段差があると前述のようにフォトリ
ソグラフィープロセスにおいてはマスク精度がずれた
り、ピントの合わせ精度にも問題が生じ、一方配線にお
いては段差角部で段切れが発生し、プロセス上、そのト
ラブルは大なるものがある。
発明が解決しようとする問題点 上述のように従来の光集積回路においては、その素子構
造に大きな段差が多数あるため作製プロセスにおいてか
なりの問題点を生じている。そこで本発明では段差が小
さくかつ少ない素子の製造方法を提供するものである。
造に大きな段差が多数あるため作製プロセスにおいてか
なりの問題点を生じている。そこで本発明では段差が小
さくかつ少ない素子の製造方法を提供するものである。
問題点を解決するための手段 前述の問題点である段差部を緩和するため、活性層を有
するDHウェハーに２つのストライプ状の溝を平行に堀っ
てメサを形成して前記溝に電流ブロック層を埋めて前記
メサ部を半導体レーザ部とし、前記メサの両側に存する
DH半導体層領域に電気素子や光デバイス等の付加素子を
形成する際、前記DH半導体層に存する活性層半導体を選
択エッチングストッパー層として用いて、前記活性層上
もしくは前記活性層下の半導体層上に前記付加素子のた
めの半導体層もしくは絶縁膜もしくは金属を形成して前
記付加素子を作製して、前記半導体レーザと前記付加素
子間の段差を低減する。
するDHウェハーに２つのストライプ状の溝を平行に堀っ
てメサを形成して前記溝に電流ブロック層を埋めて前記
メサ部を半導体レーザ部とし、前記メサの両側に存する
DH半導体層領域に電気素子や光デバイス等の付加素子を
形成する際、前記DH半導体層に存する活性層半導体を選
択エッチングストッパー層として用いて、前記活性層上
もしくは前記活性層下の半導体層上に前記付加素子のた
めの半導体層もしくは絶縁膜もしくは金属を形成して前
記付加素子を作製して、前記半導体レーザと前記付加素
子間の段差を低減する。
作用 以上のようにして段差を低減することにより、作製プロ
セスにおいて、フォトリソグラフィーや配線等の各種の
工程が容易になり、光電子集積回路の歩留りや性能が向
上する。
セスにおいて、フォトリソグラフィーや配線等の各種の
工程が容易になり、光電子集積回路の歩留りや性能が向
上する。
実施例 以下本発明の一実施例を示す。第１図は本発明の一実施
例方法により作成された光電子集積回路（InGaAsP/InP
系化合物半導体を用いた構造）の断面図である。20は半
絶縁性InP基板、21はｎ型InPクラッド層（厚み約２μ
ｍ）、22はInGaAsP活性層（厚み約0.2μｍ）、23はｐ型
InPクラッド層（厚み約１μｍ）、24はｐ型InP第２クラ
ッド層（厚み約１μｍ）、25はｐ型InGaAsPコンタクト
層（厚み約0.5μｍ）、26はｐ型InP埋込み層（厚み約0.
5μｍ）、27はｎ型InP埋込み層（厚み約0.5μｍ）、28
はｎ型InPコレクタ層（厚み約１μｍ）、29はｐ型InGaA
sPベース層（厚み約0.2μｍ）、30はｎ型InPエミッタ層
（厚み約0.5μｍ）、31はｐ型拡散分離領域、32,33は半
導体レーザのｎ型,p型電極、34,35,36はHBTのコレク
タ，ベース，エミッタの電極を示す。素子構成は第３図
と同様、半導体レーザとHBTからなっている。HBT部は半
導体レーザの電流ブロッキング層の一部の領域を使っ
て、表面から活性層22まで選択エッチングで取り除い
て、ｎ型InPクラッド層21上にコレクタ層28,ベース層2
9,エミッタ層30を形成している。したがって半導体レー
ザとHBTの表面の段差は最大で、いわゆる半導体レーザ
のコンタクト層25表面とHBT部のコレクタ層28の表面の
間の高さの差は、約1.5μｍ程度で従来の第３図の構造
のものと比べ格段に小さくなっている。
例方法により作成された光電子集積回路（InGaAsP/InP
系化合物半導体を用いた構造）の断面図である。20は半
絶縁性InP基板、21はｎ型InPクラッド層（厚み約２μ
ｍ）、22はInGaAsP活性層（厚み約0.2μｍ）、23はｐ型
InPクラッド層（厚み約１μｍ）、24はｐ型InP第２クラ
ッド層（厚み約１μｍ）、25はｐ型InGaAsPコンタクト
層（厚み約0.5μｍ）、26はｐ型InP埋込み層（厚み約0.
5μｍ）、27はｎ型InP埋込み層（厚み約0.5μｍ）、28
はｎ型InPコレクタ層（厚み約１μｍ）、29はｐ型InGaA
sPベース層（厚み約0.2μｍ）、30はｎ型InPエミッタ層
（厚み約0.5μｍ）、31はｐ型拡散分離領域、32,33は半
導体レーザのｎ型,p型電極、34,35,36はHBTのコレク
タ，ベース，エミッタの電極を示す。素子構成は第３図
と同様、半導体レーザとHBTからなっている。HBT部は半
導体レーザの電流ブロッキング層の一部の領域を使っ
て、表面から活性層22まで選択エッチングで取り除い
て、ｎ型InPクラッド層21上にコレクタ層28,ベース層2
9,エミッタ層30を形成している。したがって半導体レー
ザとHBTの表面の段差は最大で、いわゆる半導体レーザ
のコンタクト層25表面とHBT部のコレクタ層28の表面の
間の高さの差は、約1.5μｍ程度で従来の第３図の構造
のものと比べ格段に小さくなっている。
一方、半導体レーザにおけるｎ型クラッド層の電極32に
対しては、HBTと同様、活性層22まで溝37を堀り込ん
で、そのコンタクト層25からの段差は約2.8μｍとなり
従来の構造より小さくなり、この程度の段差であればバ
イアメタルを用いてAuを溝37に埋込んで表面の平坦化す
ることが可能となる。また同様にコレクタ電極34に対し
ても、コレクタ層28よりもｎ型クラッド層21の方が電子
濃度が高いので図のようにｎ型クラッド層21まで溝を堀
り込んでAuのバイアメタル埋込みをして表面の平坦化を
行なっている。
対しては、HBTと同様、活性層22まで溝37を堀り込ん
で、そのコンタクト層25からの段差は約2.8μｍとなり
従来の構造より小さくなり、この程度の段差であればバ
イアメタルを用いてAuを溝37に埋込んで表面の平坦化す
ることが可能となる。また同様にコレクタ電極34に対し
ても、コレクタ層28よりもｎ型クラッド層21の方が電子
濃度が高いので図のようにｎ型クラッド層21まで溝を堀
り込んでAuのバイアメタル埋込みをして表面の平坦化を
行なっている。
また素子間分離に対しては、従来の第３図の構造では半
導体レーザとHBT等の構成素子間の電気的分離の問題か
ら、各素子の間を半絶縁性基板１までメサエッチングし
て絶縁する方法をとっていた。そしてメサエッチングの
精度を上げるために基板１とｎ型クラッド層３の間にｎ
型InGaAsP層２を形成してエッチングストッパーとして
いる。しかしながら本発明の実施例においては、ｐ型拡
散領域31を形成することによって電気的分離は可能なた
め、従来のメサ分離は必要とせず平坦化が達成される。
導体レーザとHBT等の構成素子間の電気的分離の問題か
ら、各素子の間を半絶縁性基板１までメサエッチングし
て絶縁する方法をとっていた。そしてメサエッチングの
精度を上げるために基板１とｎ型クラッド層３の間にｎ
型InGaAsP層２を形成してエッチングストッパーとして
いる。しかしながら本発明の実施例においては、ｐ型拡
散領域31を形成することによって電気的分離は可能なた
め、従来のメサ分離は必要とせず平坦化が達成される。
次に本発明の実施例の作製プロセスを以下に説明する。
まず半絶縁性基板20上にｎ型InP層21,InGaAsP活性層2
2、ｐ型InPクラッド層23を順次エピタキシャル成長し、
その上にSiO2膜40を堆積し、フォトリソグラフィーによ
り第２図ａのように２つの溝を（011）方向のストライ
プ状に形成する。次にBr−メタノール溶液で第２図ｂの
ように逆メサエッチングする。その後、液相成長法によ
りｐ型InP層26,n型InP層27で溝を埋め、さらにｐ型InP
層24,p型InGaAsP層25を順次成長し、半導体表面を平坦
にする（第２図ｃ）。この埋込み成長で半導体レーザ部
を形成する。
まず半絶縁性基板20上にｎ型InP層21,InGaAsP活性層2
2、ｐ型InPクラッド層23を順次エピタキシャル成長し、
その上にSiO2膜40を堆積し、フォトリソグラフィーによ
り第２図ａのように２つの溝を（011）方向のストライ
プ状に形成する。次にBr−メタノール溶液で第２図ｂの
ように逆メサエッチングする。その後、液相成長法によ
りｐ型InP層26,n型InP層27で溝を埋め、さらにｐ型InP
層24,p型InGaAsP層25を順次成長し、半導体表面を平坦
にする（第２図ｃ）。この埋込み成長で半導体レーザ部
を形成する。
次に、第２図ｄのように半導体レーザ部をSiO2膜41で選
択的に（011）ストライプ方向に被い、前記SiO2膜41を
マスクにしてｐ型InGaAsP層25,p型InP層24,n型InP層27,
p型InP層26,p型InP層23,活性層22を順次選択エッチング
で除去する。尚、InGaAsP層に対してはH2SO4/H2O2/H2O
系溶液で、InP層はH3PO4/HCl溶液を用いれば容易にエッ
チング可能である。次に前記SiO2膜41をマスクにしてｎ
型InP層28,p型InGaAsP層29,n型InP層30をエピタキシャ
ル成長する（第２図ｅ）。そして、SiO2膜41をHF系溶液
でエッチング除去して、フォトリソグラフィーにより第
２図ｆのようにエミッタ，ベース層をメサエッチングす
る。そして第２図ｇのようにSiN膜42/SiO2膜43の２層絶
縁膜を堆積してフォトリソグラフィーで拡散分離窓44を
形成し、ｐ型拡散する。ここで拡散フロントはHBTと半
導体レーザ部の電気的分離を有効に働かせるため半絶縁
性InP基板20側まで入れる。そして、第２図ｈで半導体
レーザ部とHBT部のｎ型側電極取り出しのためコンタク
ト穴45,46をそれぞれ形成する。最後に第２図ｉのよう
に各素子の電極32,33,34,35,36をそれぞれ形成して、配
線することによって本発明実施例の光電子集積回路は完
成する。
択的に（011）ストライプ方向に被い、前記SiO2膜41を
マスクにしてｐ型InGaAsP層25,p型InP層24,n型InP層27,
p型InP層26,p型InP層23,活性層22を順次選択エッチング
で除去する。尚、InGaAsP層に対してはH2SO4/H2O2/H2O
系溶液で、InP層はH3PO4/HCl溶液を用いれば容易にエッ
チング可能である。次に前記SiO2膜41をマスクにしてｎ
型InP層28,p型InGaAsP層29,n型InP層30をエピタキシャ
ル成長する（第２図ｅ）。そして、SiO2膜41をHF系溶液
でエッチング除去して、フォトリソグラフィーにより第
２図ｆのようにエミッタ，ベース層をメサエッチングす
る。そして第２図ｇのようにSiN膜42/SiO2膜43の２層絶
縁膜を堆積してフォトリソグラフィーで拡散分離窓44を
形成し、ｐ型拡散する。ここで拡散フロントはHBTと半
導体レーザ部の電気的分離を有効に働かせるため半絶縁
性InP基板20側まで入れる。そして、第２図ｈで半導体
レーザ部とHBT部のｎ型側電極取り出しのためコンタク
ト穴45,46をそれぞれ形成する。最後に第２図ｉのよう
に各素子の電極32,33,34,35,36をそれぞれ形成して、配
線することによって本発明実施例の光電子集積回路は完
成する。
発明の効果 以上のように、本発明によれば従来と同一のエピ成長回
数にもかかわらず素子の段差形状が小さくプレーナ的に
なっておりフォトリソグラフィーや配線等のプロセスが
容易になり歩留りの向上が期待できる。また素子間分離
においてもｐ型拡散分離が使え工程が楽になる。したが
って各素子を従来のようなメサ構造になっていないので
メサ側面からの電流リーク等が低減でき、性能向上と素
子の信頼性も確保できる。
数にもかかわらず素子の段差形状が小さくプレーナ的に
なっておりフォトリソグラフィーや配線等のプロセスが
容易になり歩留りの向上が期待できる。また素子間分離
においてもｐ型拡散分離が使え工程が楽になる。したが
って各素子を従来のようなメサ構造になっていないので
メサ側面からの電流リーク等が低減でき、性能向上と素
子の信頼性も確保できる。
第１図は本発明の一実施例方法で作成された光電子集積
回路の断面図、第２図は本実施例方法を示す工程断面
図、第３図は従来の光電子集積回路の断面図である。 １……半絶縁性基板、２……エッチングストッパー層、
４……活性層、20……半絶縁性基板、22……活性層（エ
ッチングストッパー層）、31……ｐ型拡散分離層。
回路の断面図、第２図は本実施例方法を示す工程断面
図、第３図は従来の光電子集積回路の断面図である。 １……半絶縁性基板、２……エッチングストッパー層、
４……活性層、20……半絶縁性基板、22……活性層（エ
ッチングストッパー層）、31……ｐ型拡散分離層。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｓ 3/18
Claims (1)
- 【請求項１】基板上に第１の導電型の半導体層、光を導
波する活性層および第２の導電型の半導体層を順次形成
したダブルヘテロ型半導体基体の一部に平行にストライ
プ状の２つの溝を堀ってメサ形状領域を形成し、前記溝
に電流阻止用の半導体層を埋めて前記メサ形状領域を発
光素子領域とし、前記メサ形状領域の両側に存する前記
半導体層の領域に前記第１の導電型の半導体層のオーミ
ック電極または素子を作製する際、前記半導体層の活性
層をエッチングストッパーとして前記第２の導電型の半
導体層もしくは前記活性層をエッチングし、このエッチ
ングにより露出した半導体表面上に半導体層もしくは金
属もしくは絶縁膜等を形成するようにした光電子集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24343086A JPH0691240B2 (ja) | 1986-10-14 | 1986-10-14 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24343086A JPH0691240B2 (ja) | 1986-10-14 | 1986-10-14 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6396955A JPS6396955A (ja) | 1988-04-27 |
| JPH0691240B2 true JPH0691240B2 (ja) | 1994-11-14 |
Family
ID=17103755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24343086A Expired - Lifetime JPH0691240B2 (ja) | 1986-10-14 | 1986-10-14 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691240B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586640B2 (ja) * | 1989-04-21 | 1997-03-05 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1986
- 1986-10-14 JP JP24343086A patent/JPH0691240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6396955A (ja) | 1988-04-27 |
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