JPH09246521A - 超小型半導体デバイスを製造・接続する方法 - Google Patents

超小型半導体デバイスを製造・接続する方法

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JPH09246521A
JPH09246521A JP9062353A JP6235397A JPH09246521A JP H09246521 A JPH09246521 A JP H09246521A JP 9062353 A JP9062353 A JP 9062353A JP 6235397 A JP6235397 A JP 6235397A JP H09246521 A JPH09246521 A JP H09246521A
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layers
semiconductor device
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JP9062353A
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Kumar Shiralagi
クマー・シララギ
P Pack San
サン・ピー・パック
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Motorola Inc
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Abstract

(57)【要約】 【課題】 基板５０上にメサ５２を設けることを含む、
超小型半導体デバイスを製造する方法を提供する。 【解決手段】 半導体材料の複数の上層６０，６１，６
２，６３，６４は、垂直な不連続面６５がメサ側壁５５
で層６０，６１，６２，６３，６４において形成され、
またメサ５２の上の第１層６０がメサ５２に隣接する基
板５０の上にある最後の層６４と接触するように、メサ
５２に対して上になる関係で成長される。非導電性材料
のスペーサ７１は不連続面６５上に形成され、複数の上
層６０，６１，６２，６３，６４は、スペーサ７１をマ
スクとして利用してエッチングされ、メサ５２の上のコ
ンタクト領域７２と、メサ５２に隣接した基板５０の上
のコンタクト領域７３と、スペーサ７１の下で側壁に隣
接し、かつコンタクト領域７２，７３の間に配置された
半導体デバイス７５とを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、超小型半導体デバイス
を製造する改善された方法に関する。
【０００２】
【従来の技術】一般に、半導体業界では、最大の難点お
よび／または問題点は、外部電気接続の形成および単一
基板上の異なる部品への相互接続で生じる。半導体デバ
イスは、一般に、材料のいくつかの異なる層を順次成長
または被着させ、次に下の面を露出するためこれらの層
のうち一つまたはそれ以上をパターニングあるいはエッ
チングすることにより、平坦な基板上に作製される。次
に、金属は相互接続または外部接続のため露出面上に被
着される。
【０００３】このプロセスにおける一つの問題点は、エ
ッチングはマスキングを必要とし、そのためプロセスに
いくつかの複雑な工程が追加され、そのためかなりの労
力およびコストが追加されることである。また、金属コ
ンタクトは比較的大量の面積を必要とし、そのため多く
の半導体デバイスは外部接続を設ける能力によってその
寸法が制限される。
【０００４】これらの問題の一部を解決するデバイス
は、同じ譲受人に譲渡され、１９９５年３月７日に出願
された文書番号０８／３９９，８０９の同時係属出願 "
Ultra-Small Semiconductor Devices and Methods of F
abricating and Contacting"において開示される。特定
の実施例において、この種のデバイスは、平坦な表面を
有する支持基板を設けて、基板の平坦な面をパターニン
グし、側壁を有する第１パターン・エッジを形成するこ
とによって作製される。材料の層は、第１パターン・エ
ッジの側壁を含む基板表面上に共形的に(conformally)
形成され、側壁を覆う材料の層の選択された厚さを残す
ように異方的(anisotropically) に除去される。基板の
表面はエッチングされて、側壁を覆う材料の層の選択さ
れた厚さをマスクとして利用して、第１パターン・エッ
ジから選択された厚さだけ横方向に離間した第２パター
ン・エッジを形成する。側壁を覆う材料の層の選択され
た厚さは除去され、複数の上部材料層が連続的に形成さ
れ、第１および第２パターン・エッジの第１および第２
対向側面に対して上になる関係で、半導体デバイスを少
なくとも部分的に画定し、そのため第１および第２パタ
ーン・エッジのそれぞれにおいて各層に不連続面(disco
ntinuity) が生じ、第１パターン・エッジの第１対向側
面上の複数の層のうち第１層は、第１パターン・エッジ
の第２対向側面上の複数の層のうち第２層と整合され、
かつ電気接触し、また第２パターン・エッジの第１対向
側面上の複数の層のうち第３層は、第２パターン・エッ
ジの第２対向側面上の複数の層のうち第４層と整合さ
れ、かつ電気接触する。
【０００５】しかし、これらのデバイスは、製造方法に
追加される余分な成長工程を依然必要とする。
【０００６】
【発明が解決しようとする課題】従って、相互接続およ
び外部接続の形成のために余分な成長工程を含まず、か
つ従来のリソグラフィを利用する、半導体デバイスおよ
びその製造方法を提供することは極めて有利である。
【０００７】本発明の目的は、超小型半導体デバイスの
製造および接続の新規な方法を提供することである。
【０００８】本発明の別の目的は、相互接続の少なくと
も一部が各層の形成中に自動的に形成される、超小型半
導体デバイスの製造および接続の新規な方法を提供する
ことである。
【０００９】本発明のさらに別の目的は、外部端子およ
び相互接続が余分な成長工程を必要とせずに形成され
る、超小型半導体デバイスの製造および接続の新規な方
法を提供することである。
【００１０】本発明の別の目的は、標準的な外部端子で
従来可能であったものよりも小さい超小型半導体デバイ
スを製造する新規な方法を提供することである。
【００１１】本発明のさらに別の目的は、超小型半導体
デバイスの製造および接続の新規な簡略化した方法を提
供することである。
【００１２】
【課題を解決するための手段】上記の問題は、超小型半
導体デバイスを製造する方法において少なくとも部分的
に解決され、上記の目的は実現されるが、この方法は、
第１表面および第２表面に対して実質的に垂直な側壁に
よって接合された第１表面および第２表面を有する支持
基板を形成する段階と、半導体デバイスを画定すべく協
調する複数の上部材料層を、不連続面が前記側壁におい
て前記層に形成され、かつ前記第１表面の上にある複数
の層のうち第１層が前記第２表面の上にある複数の層の
うち異なる層と整合し、かつ電気接触するように、前記
第１および第２表面ならびに前記側壁に対して上になる
関係で連続的に形成する段階と、前記不連続面上に非導
電性材料のスペーサを形成する段階と、前記スペーサを
エッチング・マスクとして利用して、前記複数の上部材
料層をエッチングして、前記第１表面の上にある第１コ
ンタクト領域と、前記第２表面の上にある第２コンタク
ト領域と、前記スペーサの下で前記側壁に隣接して配置
され、かつ前記第１および第２コンタクト領域と電気接
続された前記半導体デバイスとを形成する段階とを含
む。
【００１３】従って、デバイスの異なる層間の電気相互
接続は、製造中に自動的に形成される。コンタクトは、
不連続面の対向側面上に形成され、デバイスを完成す
る。
【００１４】
【実施例】図１を参照して、従来の共振バンド間トンネ
ル効果ダイオード（ＲＩＴＤ: resonant interband tun
neling diode）１０を示す。ダイオード１０は、ＩｎＡ
ｓ／ＡｌＳｂ／ＧａＳｂ材料系の順次層のエピタキシャ
ル成長によって平坦なＧａＡｓ基板１２上に作製される
ヘテロ構造デバイスの一例である。ダイオード１０の作
製において、第１低抵抗アクセス層１３は、基板１２の
平坦な表面上にエピタキシャル成長され、次に、第１バ
リア層１４，活性量子ウェル層１５，第２バリア層１６
および第２低抵抗アクセス層１７が順次成長される。
【００１５】第１金属コンタクト１８は、従来の蒸着お
よびパターニング方法のいずれかによって、第２アクセ
ス層１７の表面上に形成される。次に、金属コンタクト
１８は、各層をエッチングするためのマスクとして利用
され、各層をダイオード１０に分離する通常のメサ構造
を形成する。次に、第２金属コンタクト１９は、アクセ
ス層１３の残りの部分の表面上に蒸着され、ダイオード
１０の第２外部端子を形成する。
【００１６】当業者に理解されるように、アクセス層１
７の表面上で金属コンタクト１８をパターニングするた
めには、いくつかの工程を必要とする。各層を破損せず
に、またダイオード１０の寿命を低減せずに、メサの理
想的に垂直な側壁を形成するためには、特殊なエッチン
グを必要とする。例えば、ダイオードの３つの材料、す
なわちＩｎＡｓ，ＧａＳｂ，ＡｌＳｂは異なる特性を有
し、それぞれはメサ・エッチング溶液において異なる速
度でエッチングする。従って、側壁形状は容易に制御で
きない。また、他の露出層を破損せずに、もしくは層間
で短絡などを生じさせずに、アクセス層１３と電気接触
する金属コンタクト１９をパターニングするためには、
いくつかの余分な工程を必要とする。さらに、ダイオー
ド１０の電流を金属コンタクト１９に伝達するために十
分な厚さを維持しつつ、ダイオード１０の各層を完全に
分離するために十分深くエッチングするための十分な材
料を設けるため、アクセス層１３は他の層よりもかなり
厚めに成長させなければならない。
【００１７】ここで図２を参照して、これらの問題のい
くつかを解決するデバイスを示す。（このデバイスは、
同じ譲受人に譲渡され、１９９５年３月７日に出願され
た文書番号０８／３９９，８０９の同時係属出願 "Ultr
a-Small Semiconductor Devices and Methods of Fabri
cating and Contacting"において開示される。）積層二
重バリア・ダイオード(stacked double barrier diode
s) ３０，３２が形成された基板２０が示される。半導
体材料の複数の層は、パターン・エッジ２２，２５の両
側の上になるように、基板２０の上面上に順次形成され
る。この特定の実施例では、複数の層はエピタキシャル
成長され、基板２０の表面上に第１アクセス層３５を形
成し、層３５の上に第１バリア層３７を形成し、第１バ
リア層３７の上に活性量子ウェル層３９を形成し、活性
量子ウェル層３９の上に第２バリア層４０を形成し、第
２バリア層４０の上に第２アクセス層４２を形成する。
【００１８】パターン・エッジ２２，２５は、非成長切
子面(no-growth facets)となるように選択される。パタ
ーン・エッジ２２，２５における切子面成長挙動を利用
して、パターン・エッジ２２の一方側（表面２６上）に
成長された第１アクセス層３５は、パターン・エッジ２
２の他方側（表面２７上）に成長された第２アクセス層
４２に整合され、かつ電気接触し、またパターン・エッ
ジ２５の一方側（表面２７上）に成長された第１アクセ
ス層３５は、パターン・エッジ２５の他方側（表面２８
上）に成長された第２アクセス層４２と整合し、かつ電
気接触する。
【００１９】ダイオード３０，３２は、外部コンタクト
または端子を形成することによって完成する。これは、
リフトオフ法により、基板２０の表面２６，２７，２８
に対して上になる関係で、層４２の表面上にオーム金属
コンタクトを蒸着させることによって簡単に達成でき
る。このように、第１コンタクト４４は、パターン・エ
ッジ２２の第１側の層４２上に形成され、これはダイオ
ード３０，３２の第１端子として動作する。また、第２
コンタクト４６は、パターン・エッジ２５の反対側の層
４２上に形成され、ダイオード３２の第２端子として動
作する。この実施例では、ステップ面２７とは反対のエ
ッジ・パターン２５の側の層３５，３７，３９，４０は
接続されず、パターン・エッジ２５に隣接する溝を単純
に埋めるだけである。
【００２０】超小型半導体デバイスを製造する方法につ
いて、図３ないし図７を参照して開示し、この方法は、
図２を参照して説明した方法に対する改善である。
【００２１】特に図３を参照して、上面にメサ５２が形
成された基板５０を示す。メサ５２は、円形，方形，長
方形などを含む任意の断面で形成してもよい。また、メ
サ５２は、上面５３が基板５０の残りの周囲面５４と平
行で、垂直側壁５５が上面５３および周囲面５４を接合
して形成される。メサ５２は、半導体業界で利用される
周知の方法のいずれかで基板５０をエッチングすること
により形成できる。別の方法では、メサ５２は、選択的
に成長させることにより、あるいは基板５０の上面上の
材料の成長をパターニングすることにより形成できる。
【００２２】特定の実施例では、基板５０は砒化ガリウ
ム（ＧａＡｓ）からなり、｛１００｝面が面５３，５４
と平行となる結晶学的配向を有する。もちろん、この構
造は、他の材料系においてＲＩＴＤなどの半導体デバイ
スでＩｎＰおよび他の構造にも拡張できること理解され
たい。
【００２３】ここで図４を参照して、不連続面６５が側
壁５５で層６０〜６４に生じるように、複数の上層６０
〜６４は基板５０上でメサ５２の上に順次形成される。
層６０〜６４は、＜００１＞方向に結晶学的に配向した
線を有する不連続面６５の垂直配向を得るように最適化
された成長条件で成長される。また、メサ５２の高さ
は、層６０〜６４が不連続面６５および側壁５５におい
てオフセットされるように選択される。メサ５２の高さ
のため、このオフセットは、メサ５２の面５３の上にあ
る層６０が基板５０の周囲面５４の上にある層６４と少
なくとも部分的に整合され、かつ電気接触するようなオ
フセットである。一般に、メサ５２の高さは、複数の上
層６０〜６４の全高よりも小さくなるように選択され
る。
【００２４】層６０〜６４は、この特定の実施例では共
振バンド間トンネル効果ダイオード（ＲＩＴＤ）である
半導体デバイスを協調して形成するように選択される。
具体的には，層６０は、メサ５２の面５３および基板５
０の周囲面５４の上にある第１アクセス層であり；層６
１は、第１アクセス層の上にある第１バリア層であり；
層６２は、第１バリア層の上にある活性層であり；層６
３は、活性層の上にある第２バリア層であり；層６４
は、第２バリア層の上にある第２アクセス層である。ま
た、この特定の実施例では、層６０〜６４は、砒化イン
ジウム（ＩｎＡｓ）材料系から選択されるが、他の半導
体デバイスについて、また他の基板とともに、他の材料
系も利用できることが当業者に理解される。
【００２５】ここで図５を参照して、誘電材料の実質的
に均等な厚さの層７０は、層６４の表面上および不連続
面６５上に共形的に形成される。層７０は、容易にエッ
チングでき、かつ（以下で説明するように）層６０〜６
４のエッチングに耐える任意の従来の材料からなっても
よい。一般に、層７０は、単純なフォトレジストや酸化
物または窒化物（Ｓｉ3 Ｎ4 ，ＳｉＯ2 など）の材料で
もよい。
【００２６】次に、層７０は異方性エッチングが施さ
れ、図６に示すように、不連続面６５の上に配置された
スペーサ７１を形成する。一般に、当業者に理解される
ように、スペーサ７１の厚さは、その底部（所望の寸
法）において、層７０の初期厚さによって制御される。
さらに、層７０の厚さは極めて正確に制御できることが
当業者に理解される。また、スペーサ７１を生成するエ
ッチング・プロセスは、極めて正確に制御できる。従っ
て、スペーサ７１の厚さは極めて正確に制御できる。
【００２７】スペーサ７１が所望の幅で形成されると、
図７に示すように、層６０〜６４に対して第２エッチン
グ工程が施される。具体的には、層６１〜６４は、スペ
ーサ７１をエッチング・マスクとして利用してエッチン
グされ、メサ５２の面５３上に層６０の一部７２を残
し、基板５０の周囲面５４の一部７３を残す。このエッ
チングは異方性なので、層６１〜６４の部分はスペーサ
７１の下のままであり、これらの部分がＲＩＴＤ７５を
形成する。さらに、ＲＩＴＤ７５の一端子は、メサ５２
の面５３の上にある層６０の一部７２によって画定さ
れ、ＲＩＴＤ７５の第２端子は、基板５０の周囲面５４
の上にある層６０の一部７３によって画定される。
【００２８】ＲＩＴＤ７５は、外部コンタクトまたは端
子を形成することによって完成する。これは、リフトオ
フ法により、層６０の一部７２，７３上にオーム金属コ
ンタクトを蒸着させることによって簡単に達成される。
このように、第１コンタクトはＲＩＴＤの第１端子と電
気接触して層６０の一部７２上に形成され、第２コンタ
クトは不連続面６５の反対側の層６０の一部７３上に形
成され、ＲＩＴＤ７５の第２外部コンタクトとして動作
する。
【００２９】従って、スペーサ７１は極めて正確に形成
できるので、ＲＩＴＤは約０．１μｍの幅で形成でき
る。この新規な製造方法は、パターニングされた基板上
の選択された材料の成長から、従来のリソグラフィによ
りサブミクロンの半導体デバイスの製造を可能にする。
さらに、メサ５２の面５３および基板５０の周囲面５４
の面積を単純に調整することによって、外部接続を必要
なだけ大きく（もしくは所望なだけ小さく）形成でき
る。説明した特定の実施例では、基板５０は砒化ガリウ
ム（ＧａＡｓ）からなり、かつ面５３，５４に対して平
行な｛１００｝面の結晶学的配向を有するが、他の材料
および他の配向も利用できることを理解されたい。ただ
し、例えば、（０１０）配向では、成長層は垂直ではな
く、そのため垂直方向以外の方向で完全に不連続となる
ことが判明した。
【００３０】以上、半導体デバイスの形成において多く
のパターニングおよび／または成長工程を省き、またそ
のための相互接続および外部接続を省く、新規な半導体
デバイスおよびその製造方法について開示した。さら
に、相互接続の少なくとも一部が各層の形成中に自動的
に形成される、新規な超小型半導体デバイスおよびその
作製および接続方法について開示した。また、標準的な
外部端子で従来可能であったものよりも小さい新規な超
小型半導体デバイスについて開示した。
【００３１】本発明の特定の実施例について図説してき
たが、更なる修正および改善は当業者に想起される。従
って、本発明は図示の特定の形式に限定されず、特許請
求の範囲は本発明の精神および範囲から逸脱しないあら
ゆる修正を網羅するものとする。
【図面の簡単な説明】
【図１】従来の共振バンド間トンネル効果ダイオードの
簡略断面図である。
【図２】同時係属出願による共振トンネル効果ダイオー
ドの積層の簡略断面図である。
【図３】本発明により超小型半導体デバイスを製造する
方法における各工程の簡略断面図である。
【図４】本発明により超小型半導体デバイスを製造する
方法における各工程の簡略断面図である。
【図５】本発明により超小型半導体デバイスを製造する
方法における各工程の簡略断面図である。
【図６】本発明により超小型半導体デバイスを製造する
方法における各工程の簡略断面図である。
【図７】本発明により超小型半導体デバイスを製造する
方法における各工程の簡略断面図である。
【符号の説明】
２０ 基板 ２２，２５ エッジ・パターン ２６，２７，２８ 基板の表面 ３０，３２ 積層二重バリア・ダイオード ３５ 第１アクセス層 ３７ 第１バリア層 ３９ 活性量子ウェル層 ４０ 第２バリア層 ４２ 第２アクセス層 ４４ 第１コンタクト ４６ 第２コンタクト ５０ 基板 ５２ メサ ５３ 上面 ５４ 周囲面 ５５ 側壁 ６０ 第１アクセス層 ６１ 第１バリア層 ６２ 活性層 ６３ 第２バリア層 ６４ 第２アクセス層 ６５ 不連続面 ７０ 誘電材料の層 ７１ スペーサ ７２ 層６０の一部 ７３ 周囲面５４の一部 ７５ ＲＩＴＤ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 超小型半導体デバイスを製造する方法で
    あって：第１面（５３）および第２面（５４）が前記第
    １面および第２面（５３，５４）に実質的に垂直な側壁
    （５５）によって接合された、支持基板（５０）を形成
    する段階；半導体デバイス（７５）を画定すべく協調す
    る材料の複数の層（６０，６１，６２，６３，６４）
    を、不連続面（６５）が側壁（５５）において前記層
    （６０，６１，６２，６３，６４）に形成され、かつ前
    記第１面（５３）の上にある前記複数の層のうち第１層
    （６０）が前記第２面（５４）の上にある前記複数の層
    （６０，６１，６２，６３，６４）のうち異なる層（６
    ４）と整合され、かつ電気接触するように、前記第１お
    よび第２面（５３，５４）ならびに前記側壁（５５）に
    対して上になる関係で形成する段階；非導電性材料のス
    ペーサ（７１）を前記不連続面（６５）上に形成する段
    階；および前記スペーサ（７１）をエッチング・マスク
    として利用して、前記複数の上層（６０，６１，６２，
    ６３，６４）をエッチングして、前記第１面（５３）の
    上にある第１コンタクト領域（７２）と、前記第２面
    （５４）の上にある第２コンタクト領域（７３）と、前
    記スペーサ（７１）の下で前記側壁（５５）に隣接して
    配置され、かつ前記第１および第２コンタクト領域（７
    ２，７３）に電気接続した前記半導体デバイス（７５）
    とを形成する段階；によって構成されることを特徴とす
    る方法。
  2. 【請求項２】 超小型半導体デバイスを製造する方法で
    あって：第１面（５３）および第２面（５４）が前記第
    １面および第２面（５３，５４）に実質的に垂直な側壁
    （５５）によって接合された、支持基板（５０）を形成
    する段階；不連続面（６５）が前記側壁（５５）におい
    て層（６０，６１，６２，６３，６４）に形成され、前
    記層（６０，６１，６２，６３，６４）は半導体デバイ
    ス（７５）を形成すべく協調し、前記材料の上層（６
    ０，６１，６２，６３，６４）は、第１アクセス層（６
    ０）と、前記第１アクセス層（６０）上の第１バリア層
    （６１）と、前記第１バリア層（６１）上の活性層（６
    ２）と、前記活性層（６２）上の第２バリア層（６３）
    と、前記バリア層（６３）上の第２アクセス層（６４）
    とを含み、前記不連続面（６５）は、前記第１面（５
    ３）の上にある前記複数の層（６０，６１，６２，６
    ３，６４）のうち前記第１アクセス層（６０）が前記第
    ２面（５４）の上にある前記複数の層（６０，６１，６
    ２，６３，６４）のうち前記第２アクセス層（６４）と
    整合され、かつ電気接触するように、前記第１および第
    ２面（５３，５４）に対して実質的に垂直で、前記側壁
    （５５）に対して平行となるように、前記第１および第
    ２面（５３，５４）ならびに前記側壁（５５）に対して
    上になる関係で、複数の上層（６０，６１，６２，６
    ３，６４）を連続的に成長させる段階；非導電性材料の
    スペーサを前記不連続面上に形成する段階；前記スペー
    サ（７１）をエッチング・マスクとして利用して、前記
    材料の上層をエッチングし、前記第１面（５３）の上に
    ある前記第２アクセス層（６４）に第１コンタクト領域
    （７２）と、前記第２面（５４）の上にある前記第１ア
    クセス層（６０）に第２コンタクト領域（７３）と、前
    記スペーサ（７１）の下で前記側壁（５５）に隣接して
    配置され、かつ前記第１および第２コンタクト領域（７
    ２，７３）に電気接続された前記半導体デバイス（７
    ５）とを形成する段階；によって構成されることを特徴
    とする方法。
  3. 【請求項３】 超小型半導体デバイスを製造する方法で
    あって：第１面（５３）および第２面（５４）が｛１０
    ０｝結晶面に配向され、前記第１および第２面（５３，
    ５４）が前記第１および第２面（５３，５４）に実質的
    に垂直な側壁（５５）によって接合された、砒化ガリウ
    ムの支持基板（５０）を形成する段階；実質的に垂直な
    不連続面（６５）が前記側壁（５５）に平行に層（６
    ０，６１，６２，６３，６４）に形成され、前記第１面
    （５３）上の前記複数の層（６０，６１，６２，６３，
    ６４）のうち第１層（６０）が前記第２面（５４）上の
    前記複数の層（６０，６１，６２，６３，６４）のうち
    異なる層（６４）と整合され、かつ電気接触するよう
    に、前記第１および第２面（５３，５４）ならびに前記
    側壁（５５）に対して上になる関係で、線が｛０１１｝
    方向に配向された、ＩｎＡｓ材料系からの材料の複数の
    上層（６０，６１，６２，６３，６４）を連続的に成長
    させる段階であって、前記材料の上層（６０，６１，６
    ２，６３，６４）は半導体デバイス（７５）を画定すべ
    く協調する、段階；非導電性材料のスペーサ（７１）を
    前記不連続面（６５）上に形成する段階；および前記ス
    ペーサ（７１）をエッチング・マスクとして利用して、
    前記材料の複数の上層（６０，６１，６２，６３，６
    ４）をエッチングして、前記第１面（５３）の上にある
    第１コンタクト領域（７２）と、前記第２面（５４）の
    上にある第２コンタクト領域（７３）と、前記スペーサ
    （７１）の下で前記側壁（５５）に隣接した配置され、
    かつ前記第１および第２コンタクト領域（７２，７３）
    に電気接続された前記半導体デバイス（７５）とを形成
    する段階；によって構成されることを特徴とする方法。
JP9062353A 1996-03-01 1997-02-28 超小型半導体デバイスを製造・接続する方法 Pending JPH09246521A (ja)

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