JPH05204746A - 記憶装置 - Google Patents
記憶装置Info
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- JPH05204746A JPH05204746A JP1477192A JP1477192A JPH05204746A JP H05204746 A JPH05204746 A JP H05204746A JP 1477192 A JP1477192 A JP 1477192A JP 1477192 A JP1477192 A JP 1477192A JP H05204746 A JPH05204746 A JP H05204746A
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Abstract
(57)【要約】
【目的】 少ないメモリ素子数で複数色の画像出力を行
なう。 【構成】 記憶手段６と並直列変換手段８との間に同期
手段９を設ける。各プレーンごとに異なる記憶手段を構
成することなく、同一記憶手段６内に複数色のプレーン
を持つ。画像表示手段２は記憶手段６内の各色プレーン
を順次アクセスし、読み出した画像データを順次同期手
段９に書き込む。同期手段９に各プレーンからのデータ
が揃うと、データは並直列変換手段８に転送され、ビデ
オデータに変換される。 【効果】 部品点数や素子数の減少により装置が安価に
なる。
なう。 【構成】 記憶手段６と並直列変換手段８との間に同期
手段９を設ける。各プレーンごとに異なる記憶手段を構
成することなく、同一記憶手段６内に複数色のプレーン
を持つ。画像表示手段２は記憶手段６内の各色プレーン
を順次アクセスし、読み出した画像データを順次同期手
段９に書き込む。同期手段９に各プレーンからのデータ
が揃うと、データは並直列変換手段８に転送され、ビデ
オデータに変換される。 【効果】 部品点数や素子数の減少により装置が安価に
なる。
Description
【０００１】
【産業上の利用分野】この発明は、記憶装置に関し、た
とえば、少ないメモリ素子数で複数の画像出力を並列に
行なう画像出力装置に用いられる記憶装置に関するもの
である。
とえば、少ないメモリ素子数で複数の画像出力を並列に
行なう画像出力装置に用いられる記憶装置に関するもの
である。
【０００２】
【従来の技術】図６は従来の画像出力装置の一実施例を
示すブロック図である。図において、１は画像生成手
段、２は画像生成手段１と同一のアドレスバス３、デー
タバス４を共有する画像表示手段、５は画像生成手段１
の出力するアドレスにより記憶手段６ａ、６ｂ、６ｃの
うち１つを選択する選択手段、６ａ、６ｂ、６ｃはそれ
ぞれ１プレーンぶんの画像情報を記憶する記憶手段、７
ａ、７ｂ、７ｃは記憶手段６ａ、６ｂ、６ｃとデータバ
ス４を分離するためのバッファ、８ａ、８ｂ、８ｃは記
憶手段６ａ、６ｂ、６ｃから並列に出力された画像デー
タを１ビットずつ直列に変換し出力する並直列変換手段
である。記憶手段６ａ、６ｂ、６ｃは赤、緑、青の色ご
とに分かれており、本例のように３組ある場合は、書き
込む記憶手段の組み合わせにより最大８色の表示が可能
である。
示すブロック図である。図において、１は画像生成手
段、２は画像生成手段１と同一のアドレスバス３、デー
タバス４を共有する画像表示手段、５は画像生成手段１
の出力するアドレスにより記憶手段６ａ、６ｂ、６ｃの
うち１つを選択する選択手段、６ａ、６ｂ、６ｃはそれ
ぞれ１プレーンぶんの画像情報を記憶する記憶手段、７
ａ、７ｂ、７ｃは記憶手段６ａ、６ｂ、６ｃとデータバ
ス４を分離するためのバッファ、８ａ、８ｂ、８ｃは記
憶手段６ａ、６ｂ、６ｃから並列に出力された画像デー
タを１ビットずつ直列に変換し出力する並直列変換手段
である。記憶手段６ａ、６ｂ、６ｃは赤、緑、青の色ご
とに分かれており、本例のように３組ある場合は、書き
込む記憶手段の組み合わせにより最大８色の表示が可能
である。
【０００３】次に動作について説明する。画像生成手段
１はアドレスバス３を介してアドレスを出力し、選択手
段５が上記アドレスに従って選択した記憶手段６ａ、６
ｂ、６ｃのうちの一つのアドレスに、データバス４、バ
ッファ７ａ、７ｂ、７ｃを介して画像情報を書き込むこ
とにより、記憶手段６ａ、６ｂ、６ｃ上に画像を形成す
る。
１はアドレスバス３を介してアドレスを出力し、選択手
段５が上記アドレスに従って選択した記憶手段６ａ、６
ｂ、６ｃのうちの一つのアドレスに、データバス４、バ
ッファ７ａ、７ｂ、７ｃを介して画像情報を書き込むこ
とにより、記憶手段６ａ、６ｂ、６ｃ上に画像を形成す
る。
【０００４】画像表示手段２は、アドレスバス３を介し
てアドレスを出力し、記憶手段６ａ、６ｂ、６ｃのすべ
てから画像情報を読み出し、並直列変換手段８ａ、８
ｂ、８ｃに書き込む。このとき、バッファ７ａ、７ｂ、
７ｃは閉じており、データバス４上で情報が衝突しない
ようにしている。並直列変換手段８ａ、８ｂ、８ｃは書
き込まれた並列データを１ビットずつ直列に変換し出力
する。
てアドレスを出力し、記憶手段６ａ、６ｂ、６ｃのすべ
てから画像情報を読み出し、並直列変換手段８ａ、８
ｂ、８ｃに書き込む。このとき、バッファ７ａ、７ｂ、
７ｃは閉じており、データバス４上で情報が衝突しない
ようにしている。並直列変換手段８ａ、８ｂ、８ｃは書
き込まれた並列データを１ビットずつ直列に変換し出力
する。
【０００５】
【発明が解決しようとする課題】従来の画像出力装置は
以上のように構成されているので、記憶手段６ａ、６
ｂ、６ｃのそれぞれに、画像生成手段が必要とするデー
タ幅のメモリ素子を設けなければならず、多くのメモリ
素子を必要としていた。
以上のように構成されているので、記憶手段６ａ、６
ｂ、６ｃのそれぞれに、画像生成手段が必要とするデー
タ幅のメモリ素子を設けなければならず、多くのメモリ
素子を必要としていた。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、少ないメモリ素子でデータの出
力を並列に行なう記憶装置を得ることを目的とする。
ためになされたもので、少ないメモリ素子でデータの出
力を並列に行なう記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る記憶装置
は、記憶手段を１組にするとともに、順々に読み出され
た情報を同時に出力するための同期手段を設けたもので
あり、以下の要素を有するものである。（ａ）一連のア
ドレスを有した領域を複数の領域に分割してデータを記
憶する記憶手段、（ｂ）上記記憶手段の複数の領域に記
録されたデータを順に読み込む読込手段、（ｃ）上記メ
モリの複数の領域に対応して設けられ、各領域からのデ
ータの上記読込手段により順に読み込まれた対応する領
域からのデータを入力し、同期をとって出力する同期手
段。
は、記憶手段を１組にするとともに、順々に読み出され
た情報を同時に出力するための同期手段を設けたもので
あり、以下の要素を有するものである。（ａ）一連のア
ドレスを有した領域を複数の領域に分割してデータを記
憶する記憶手段、（ｂ）上記記憶手段の複数の領域に記
録されたデータを順に読み込む読込手段、（ｃ）上記メ
モリの複数の領域に対応して設けられ、各領域からのデ
ータの上記読込手段により順に読み込まれた対応する領
域からのデータを入力し、同期をとって出力する同期手
段。
【０００８】
【作用】この発明における同期手段は、読込手段が記憶
手段の各領域から順番に読み出した情報を一時的に記憶
しておき、各領域からの情報がそろった時点でこれらの
情報を同時に出力するので、従来は、複数に分割させら
れていた記憶手段が１組になっても、データの出力が並
列に行なえる。
手段の各領域から順番に読み出した情報を一時的に記憶
しておき、各領域からの情報がそろった時点でこれらの
情報を同時に出力するので、従来は、複数に分割させら
れていた記憶手段が１組になっても、データの出力が並
列に行なえる。
【０００９】
実施例１．図１にこの発明の一実施例を示す記憶装置を
用いた画像出力装置を示す。図１において、９ａ、９
ｂ、９ｃはデータバス４を介して画像表示手段２と記憶
手段６に接続された同期手段である。ここでは、データ
幅は１６ビットで、１つのアドレスに対して１６ビット
のデータがあると仮定する。同期手段９ａ、９ｂ、９
ｃ、並直列変換手段８ａ、８ｂ、８ｃは、図２に示すよ
うにそれぞれフリップフロップ９１、９２とシフトレジ
スタ８１、８２で構成される。記憶手段６は図３に示す
ようにそれぞれ１プレーンぶんの画像情報を記憶できる
記憶領域６ａ、６ｂ、６ｃから構成される。画像表示手
段２は図４に示すようにアドレスカウンタ２１とアドレ
ス変換手段２２を含む。従来例で説明した図６では複数
（３つ）の記憶手段が存在していたが、図３では図６の
記憶手段のメモリ容量の総合計に相当する記憶領域を備
えた単一の記憶手段となる。具体的にいうと、例えば１
プレーンのサイズを１０２４×１０２４ドット、ＣＰＵ
のバス幅を１６ビットとし１６ビットを１ワードとする
と、従来の方法では、１０２４（ドット）×１０２４
（ドット）÷１６（ビット）＝６５５３６（ワード）
（すなわち１２８ｋバイト）と計算されることから、１
プレーンあたり、６４ｋｗｏｒｄ×４ｂｉｔのＤＲＡＭ
（以下、２５６ｋＤＲＡＭという）が４個（１２８ｋバ
イト）必要となり３プレーンで１２個必要となる。今回
の実施例では、１０２４（ドット）×１０２４（ドッ
ト）×３（プレーン）÷１６（ビット）＝１９６６０８
（ワード）（すなわち３８４ｋバイト）と計算されるこ
とから、２５６ｋｗａｒｄ×４ｂｉｔのＤＲＡＭが４個
（５１２ｋバイト）あれば良いことになる。また、現在
ではメモリ容量の大きなＤＲＡＭが次々と開発生産され
ており、従来使われていた小容量のＤＲＡＭは消えてい
きつつある。前述のように従来の構成では、２５６ｋＤ
ＲＡＭが１２個（３８４ｋバイト）必要であるが、２５
６ｋＤＲＡＭが生産中止になった場合、２５６ｋＤＲＡ
Ｍに替えて１ＭＤＲＡＭを使用するものとすると、１Ｍ
ＤＲＡＭが１２個（１．５Ｍバイト）必要となり、１．
５Ｍバイト−３８４ｋバイト＝１１５２ｋバイトのメモ
リ容量のむだが生じることになる。また、上記実施例で
は、８色表示のため３プレーンとしたが、１６７０万色
フルカラー表示とした場合、従来例では、２５６ｋＤＲ
ＡＭが４（個）×２４（プレーン）＝９６個（３Ｍバイ
ト）必要となるが、本実施例では、大容量ＤＲＡＭが使
えるため、１０２４×１０２４×２４（プレーン）÷１
６＝１５７２８６４ワードより、１Ｍｗｏｒｄ×４ｂｉ
ｔのＤＲＡＭが８個（４Ｍバイト）で済む。したがっ
て、基板上に実装するとき、専有面積が小さくなり、ま
た、コストが安くすむなどの効果が生まれる。
用いた画像出力装置を示す。図１において、９ａ、９
ｂ、９ｃはデータバス４を介して画像表示手段２と記憶
手段６に接続された同期手段である。ここでは、データ
幅は１６ビットで、１つのアドレスに対して１６ビット
のデータがあると仮定する。同期手段９ａ、９ｂ、９
ｃ、並直列変換手段８ａ、８ｂ、８ｃは、図２に示すよ
うにそれぞれフリップフロップ９１、９２とシフトレジ
スタ８１、８２で構成される。記憶手段６は図３に示す
ようにそれぞれ１プレーンぶんの画像情報を記憶できる
記憶領域６ａ、６ｂ、６ｃから構成される。画像表示手
段２は図４に示すようにアドレスカウンタ２１とアドレ
ス変換手段２２を含む。従来例で説明した図６では複数
（３つ）の記憶手段が存在していたが、図３では図６の
記憶手段のメモリ容量の総合計に相当する記憶領域を備
えた単一の記憶手段となる。具体的にいうと、例えば１
プレーンのサイズを１０２４×１０２４ドット、ＣＰＵ
のバス幅を１６ビットとし１６ビットを１ワードとする
と、従来の方法では、１０２４（ドット）×１０２４
（ドット）÷１６（ビット）＝６５５３６（ワード）
（すなわち１２８ｋバイト）と計算されることから、１
プレーンあたり、６４ｋｗｏｒｄ×４ｂｉｔのＤＲＡＭ
（以下、２５６ｋＤＲＡＭという）が４個（１２８ｋバ
イト）必要となり３プレーンで１２個必要となる。今回
の実施例では、１０２４（ドット）×１０２４（ドッ
ト）×３（プレーン）÷１６（ビット）＝１９６６０８
（ワード）（すなわち３８４ｋバイト）と計算されるこ
とから、２５６ｋｗａｒｄ×４ｂｉｔのＤＲＡＭが４個
（５１２ｋバイト）あれば良いことになる。また、現在
ではメモリ容量の大きなＤＲＡＭが次々と開発生産され
ており、従来使われていた小容量のＤＲＡＭは消えてい
きつつある。前述のように従来の構成では、２５６ｋＤ
ＲＡＭが１２個（３８４ｋバイト）必要であるが、２５
６ｋＤＲＡＭが生産中止になった場合、２５６ｋＤＲＡ
Ｍに替えて１ＭＤＲＡＭを使用するものとすると、１Ｍ
ＤＲＡＭが１２個（１．５Ｍバイト）必要となり、１．
５Ｍバイト−３８４ｋバイト＝１１５２ｋバイトのメモ
リ容量のむだが生じることになる。また、上記実施例で
は、８色表示のため３プレーンとしたが、１６７０万色
フルカラー表示とした場合、従来例では、２５６ｋＤＲ
ＡＭが４（個）×２４（プレーン）＝９６個（３Ｍバイ
ト）必要となるが、本実施例では、大容量ＤＲＡＭが使
えるため、１０２４×１０２４×２４（プレーン）÷１
６＝１５７２８６４ワードより、１Ｍｗｏｒｄ×４ｂｉ
ｔのＤＲＡＭが８個（４Ｍバイト）で済む。したがっ
て、基板上に実装するとき、専有面積が小さくなり、ま
た、コストが安くすむなどの効果が生まれる。
【００１０】画像生成手段１はアドレスバス３、データ
バス４を介して記憶手段６に画像情報を書き込むことに
より画像を形成する。このとき、画像生成手段１は色ご
とに異なる記憶手段をアクセスすることはなく、同一記
憶手段内の異なる記憶領域をアクセスする。
バス４を介して記憶手段６に画像情報を書き込むことに
より画像を形成する。このとき、画像生成手段１は色ご
とに異なる記憶手段をアクセスすることはなく、同一記
憶手段内の異なる記憶領域をアクセスする。
【００１１】画像表示手段２は、アドレスバス３にアド
レスを出力し、記憶手段６から読み出した画像情報をそ
れぞれの色ごとに同期手段９ａ、９ｂ、９ｃに書き込
む。このとき、画像表示手段２内のアドレスカウンタ２
１の出力アドレスはアドレス変換手段２２により変換さ
れて、記憶手段６内の各記憶領域をとびとびにアクセス
する。図５において、左側のアドレスは、画像生成手段
１から見たアドレスであり、アドレスバス上に現れる物
理アドレスと一致している。右側のアドレスは、画像表
示手段内のアドレスカウンタのアドレスを物理アドレス
に対応させたものであり、アドレスカウンタ２１は００
０００，００００１，００００２，・・・と順次アドレ
スを増加させていくが、画像表示手段２から出力される
アドレスは、アドレス変換手段２２により変換されて物
理アドレスにおける０００００，１００００，２０００
０，００００１，１０００１，２０００１，００００
２，１０００２，２０００２，・・・をアクセスする。
レスを出力し、記憶手段６から読み出した画像情報をそ
れぞれの色ごとに同期手段９ａ、９ｂ、９ｃに書き込
む。このとき、画像表示手段２内のアドレスカウンタ２
１の出力アドレスはアドレス変換手段２２により変換さ
れて、記憶手段６内の各記憶領域をとびとびにアクセス
する。図５において、左側のアドレスは、画像生成手段
１から見たアドレスであり、アドレスバス上に現れる物
理アドレスと一致している。右側のアドレスは、画像表
示手段内のアドレスカウンタのアドレスを物理アドレス
に対応させたものであり、アドレスカウンタ２１は００
０００，００００１，００００２，・・・と順次アドレ
スを増加させていくが、画像表示手段２から出力される
アドレスは、アドレス変換手段２２により変換されて物
理アドレスにおける０００００，１００００，２０００
０，００００１，１０００１，２０００１，００００
２，１０００２，２０００２，・・・をアクセスする。
【００１２】同期手段９ａ、９ｂ、９ｃのすべてに画像
情報が書き込まれると、同期手段９ａ、９ｂ、９ｃは同
時に並直列変換手段８ａ、８ｂ、８ｃに画像情報を書き
込む。並直列変換手段８ａ、８ｂ、８ｃは書き込まれた
並列データを１ビットずつ直列に変換し出力する。
情報が書き込まれると、同期手段９ａ、９ｂ、９ｃは同
時に並直列変換手段８ａ、８ｂ、８ｃに画像情報を書き
込む。並直列変換手段８ａ、８ｂ、８ｃは書き込まれた
並列データを１ビットずつ直列に変換し出力する。
【００１３】以上のように、この実施例では、画像生成
手段と、画像表示手段と、前記画像生成手段及び前記画
像表示手段と、アドレスバス、データバスを介して接続
された記憶手段と、前記画像生成手段、前記画像表示手
段、および前記記憶手段と前記データバスを介して接続
された複数の同期手段と、前記複数の同期手段のそれぞ
れに接続された複数の並直列変換手段とを備えた画像出
力装置を説明した。そして、この実施例は、前記同期手
段をフリップフロップで構成し、前記並直列変換手段を
シフトレジスタで構成したことを特徴としている。ま
た、前記画像表示手段が前記画像生成手段と異なる順序
で記憶装置をアクセスし、かつ、その順序が画像表示手
段内で連続であることを特徴としている。
手段と、画像表示手段と、前記画像生成手段及び前記画
像表示手段と、アドレスバス、データバスを介して接続
された記憶手段と、前記画像生成手段、前記画像表示手
段、および前記記憶手段と前記データバスを介して接続
された複数の同期手段と、前記複数の同期手段のそれぞ
れに接続された複数の並直列変換手段とを備えた画像出
力装置を説明した。そして、この実施例は、前記同期手
段をフリップフロップで構成し、前記並直列変換手段を
シフトレジスタで構成したことを特徴としている。ま
た、前記画像表示手段が前記画像生成手段と異なる順序
で記憶装置をアクセスし、かつ、その順序が画像表示手
段内で連続であることを特徴としている。
【００１４】実施例２．上記実施例では画像出力装置に
用いられる記憶装置の場合を例にしたが、これは、ひと
つの記憶手段から、複数のデータを並列に出力するよう
な記憶装置の一例であって、画像出力装置以外に用いら
れるその他の記憶装置であってもかまわない。
用いられる記憶装置の場合を例にしたが、これは、ひと
つの記憶手段から、複数のデータを並列に出力するよう
な記憶装置の一例であって、画像出力装置以外に用いら
れるその他の記憶装置であってもかまわない。
【００１５】
【発明の効果】以上のように、この発明によれば、同期
手段を設けたことにより、記憶手段を１組に減らすこと
ができ、部品点数や実装面積の減少により装置が安価に
できる効果がある。
手段を設けたことにより、記憶手段を１組に減らすこと
ができ、部品点数や実装面積の減少により装置が安価に
できる効果がある。
【図１】この発明の一実施例による画像出力装置を示す
ブロック図である。
ブロック図である。
【図２】この発明の一実施例による同期手段、並直列変
換手段を示す回路図である。
換手段を示す回路図である。
【図３】この発明の一実施例による記憶手段を示す構成
図である。
図である。
【図４】この発明の一実施例による画像表示手段を示す
構成図である。
構成図である。
【図５】この発明の一実施例によるアドレスカウンタの
動作を説明するアドレスマップ図である。
動作を説明するアドレスマップ図である。
【図６】従来の画像出力装置を示すブロック図である。
１ 画像生成手段 ２ 画像表示手段 ３ アドレスバス ４ データバス ６ 記憶手段 ８ 並直列変換手段 ９ 同期手段
Claims (1)
- 【請求項１】 以下の要素を有する記憶装置 （ａ）一連のアドレスを有した領域を複数の領域に分割
してデータを記憶する記憶手段、 （ｂ）上記記憶手段の複数の領域に記録されたデータを
順に読み込む読込手段、 （ｃ）上記メモリの複数の領域に対応して設けられ、各
領域からのデータの上記読込手段により順に読み込まれ
た対応する領域からのデータを入力し、同期をとって出
力する同期手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1477192A JPH05204746A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1477192A JPH05204746A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204746A true JPH05204746A (ja) | 1993-08-13 |
Family
ID=11870323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1477192A Pending JPH05204746A (ja) | 1992-01-30 | 1992-01-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204746A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02311895A (ja) * | 1989-05-26 | 1990-12-27 | Sord Comput Corp | ビット・マップ表示制御回路 |
-
1992
- 1992-01-30 JP JP1477192A patent/JPH05204746A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02311895A (ja) * | 1989-05-26 | 1990-12-27 | Sord Comput Corp | ビット・マップ表示制御回路 |
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