JPS5926031B2 - 記憶素子 - Google Patents

Description

【発明の詳細な説明】 本発明は、画像メモリを構成するのに適し、かつ、通常
のメモリとしても使用可能な記憶素子に関するものであ
る。

近年ＬＳＩ技術の発達とゝもに、１チップで６４にビッ
トを超える記憶容量を有するメモリＬＳＩが実現可能な
ようになり、今後さらに高集積化が進むものと考えられ
る。

一方、画像メモリを構成する場合、従来は多数のメモリ
ＩＣと該メモリの書込み／読出しを制御するための数百
個の標準ＩＣから成る周辺回路とを組み合わせる方法を
とつており、この方法をそのまゝ踏襲して単にメモリＩ
Ｃを大容量のメモリＬＳＩに置き替えるとすると、周辺
回路及びデータの書込／読出に関して次のような問題を
生じる。はじめ周辺回路について説明すると、この種周
辺回路は、ＸおよびＹアドレスによつて指定される１点
の画像データの書込み／読出し（以下、これをポイント
書込み／読出しと呼ぶ）、あるいは、指定された長方形
エリア内の画像データの高速シリアル書込み／読出し（
以下、これをエリア書込み／読出しと呼ぶ）等を実行す
るものである。

この周辺回路の画像メモリ装置全体の中で占める割合は
、従来のように１〜４Ｋビツト／チツプ程度のメモリＩ
Ｃを用いる場合はそれほど大きなものではなかつた。例
えば、１０２４×１０２４ビツト、８ビツト／ドツト合
計１メガバイトの画像メモリを構成する場合、１Ｋビツ
ト素子ならば８１９２個、４Ｋビツト素子でも２０４８
個のメモリＩＣが必要であるため、周辺回路に数百個の
標準１Ｃを用いたとしてもそれは全く目立たなかつた。
しかるに、集積度の高いメモリＬＳＩを用いる場合には
、事情は異なつてくる。例えば、６４Ｋビツト／チツプ
あるいは２５６Ｋビツト／チツプの素子を用いるならば
、上記の例と同じ１メガバイトの画像メモリは、わずか
１２８個あるいは３２個のメモリＬＳＩで構成されるこ
とになり、数百個の標準１Ｃから成る周辺回路の方がは
るかに大きなものとなつてしまうわけである。次にデー
タの書込み／読出しについてであるが、画像入出力装置
にぱきわめて高速なデータ入出力を要求するものがあり
、例えば、５１２×５１２ドツト、３２ビツト／ドツト
（Ｒｅｄ．．Ｇｒｅｅｎ、Ｂｌｕｅ．ＣＯｎｔｒＯｌ各
８ビツ（へ）のカラー画像デイスプレイでは、１ドツト
分３２ビツトのデータを数１０ｎｓ間隔で送らなければ
ならない。これに対し、大容量メモリＩＣの動作速度は
通常数１００ｎｓであるため、どうしてもメモリＩＣか
ら並列にデータを読み出し、パラレル−シリアル変換を
施してからカラー画像デイスプレイに送る必要がある。
上記の例では３２×（数１００／数１０）−３２０ビツ
トものデータを数１００ｎｓ毎に読み出す必要があり、
また、３２０ビツト分のパラレル−シリアル変換回路を
周辺回路中に組み込む必要がある。高速書き込みの場合
には、逆にシリアル−パラレル変換が必要となる。この
際、１Ｋビツト／チツプないし４Ｋピット／チツプのメ
モリＩＣを多数用いた場合には、３２０ビットの並列読
取り／書込みは容易であるが、大容量のメモリＬＳを少
数個用いる場合には注意を要する。例えば、２５６Ｋビ
ツト／チツプの素子を３２個用いて上記の１メガバイト
を構成した場合、各２５６Ｋビツトメモリ素子は、少な
くとも１０ビツトの並列読取り／書込みが可能なもので
なければならず、ＬＳＩのピン数が多くなつてしまうこ
とになる。本発明は、これらの欠点を除去するため、パ
ラレル−シリアル変換、シリアル−パラレル変換など、
従来周辺回路によつて行なつていた機能を、直接メモリ
ＬＳＩの中に組み入れてしまうことにより、大容量メモ
リＬＳＩの画像メモリへの適用とデータ線数の削減によ
る装置の小形化、経済化を同時に実現するものである。

以下、本発明を図面について詳細に説明する。第１図は
本発明のメモリＬＳの基本構成例であつて、メモリアレ
イ１００をはじめとして、シリアル−パラレル変換回路
１０１、エリア内書込回路１０２、長方形エリア指定用
レジスタ１０３、パラレル−シリアル変換回路１０４、
エリア内読出回路１０５、ポイント書込回路１０６、ポ
イント読出回路１０７等の周辺回路を１点鎖線で示すＬ
ＳＩの中に直接組み入れたものである。

１０８はシリアルデータ人力端子、１０９はシリアルデ
ータ出力端子、１１０はシリアル入力用クロツクの入力
端子、１１１はシリアル出力用クロツクの入力端子、１
１２はポイントデータ入力端子、１１３はポイントデー
タ出力端子、１１４はアドレス入力端子である。

第１図の動作は次の通りである。

まず、メモリアレイ１００にはＸ，Ｙなる２次元のアド
レスが与えられており、各メモリセルは画素に対応して
いるとする。このメモリアレイ１００の中のアドレスＸ
ｌ，Ｙｌ，Ｘ２，Ｙ２で規定される破線の長方形エリア
内にラスタ走査式に連続的にデータを書き込む場合には
、最初にＸｌ，Ｙｌ，Ｘ２，Ｙ２のアドレスデータをア
ドレス人力端子１１４より順次入力し、長方形エワア指
定用レジスタ１０３に格納する。次に、シリアルゼータ
を端子１０８から、入力用クロックを端子１１０から入
力し、シリアル−パラレル変換回路１０１によつて上記
シリアルデータをｎビツト毎のパラレルデータに直して
はエリア内書込回路１０２に送る。エリア内書込回路１
０２では長方形エリア指定レジスタ１０３の内容を参照
しつＸ、メモリアレイ１００の指定された長方形エリア
内に前記パラレルデータをラスタ走査式に書き込んで行
く。また、長方形エリア内のデータを連続的に読み出す
場合には、まず、書込みの場合と同様にして長方形エリ
ア指定レジスタ１０３にアドレス情報をセツトしたのち
、エリア内読出回路１０５によつて長方形エリア内のデ
ータをラスタ走査式にｎビツトずつ読み出し、パラレル
−シリアル変換回路１０４に送る。パラレル−シリアル
変換回路１０４では、これをシリアルデータに変換し、
外部から端子１１１を通じて入力されるシリアル出力用
クロツクに従つてシリアルデータ出力端子１０９に出力
する。次に、アドレスＸ，Ｙで指定される１点にデータ
を書き込む場合には、従来のランダムアクセスメモリＩ
Ｃと同様に、アドレスデータＸ，Ｙを端子１１４から、
書込データを端子１１２からそれぞれ入力し、ポイント
書込回路１０６によつてメモリアレイ１００内の１点に
書き込めばよい。

逆にメモリアレイ１００の１点のデータを読み取る場合
には、同様にしてアドレスデータＸ，Ｙを端子１１４か
ら入力し、ポイント読取回路１０７によつて１点のデー
タを読み取り、ポイントデータ出力端子１１３に出力す
ればよい。第２図は複数個の長方形エリアレジスタをメ
モリＬＳＩに内蔵して互いに異なる長方形エリア内の高
速シリアル書込み、高速シリアル読出し、およびその両
方を並列的に行うようにした実施例である。

即ち、シリアル−パラレル変換回路１０１．エリア内書
込回路１０２の組に対して書込長方形エリア指定用レジ
スタ２０１があり、パラレルシリアル変換回路１０４、
エリア内読出回路１０５の組に対して読出長方形エリア
指定用レジスタ２０２があり、更に、シリアル−パラレ
ル変換回路２０６、エリア内書込回路２０５の組に対し
て書込長方形エリア指定用レジスタ２０３が、パラレル
−シリアル変換回路２０８、エリア内読出回路２０７の
組に対して読出長方形エリア指定用レジスタ２０４があ
る。１０８，２０９はシリアルデータ入力端子、１１０
，２１０はシリアル入力用クロツク端子、１０９，２１
１はシリアルデータ出力端子、１１１，２１２はシリア
ル出力用クロツク端子、１１４はアドレス入力端子であ
る。

なお、第１図で述べたポイント書込回路１０６、ポイン
ト読出回路１０７を組み込むことも可能であるが、第２
図では省略してある。第２図においてシリアルデータ入
力および出力の動作自体は第１図の場合と全く同じであ
るが、第２図では、それぞれ２系統（合計４系統）ずつ
用意されている入力と出力をタイムシエアリングで同時
に実行できる点が異なる。しかも、第１図では長方形エ
リア指定レジスタ１０３が１セツト用意されているだけ
であるのに対し、第２図では、書込用に２０１と２０２
、読取用に２０３と２０４の合計４セツトが用意されて
いるため、それぞれ任意の長方形エリア（例えば、第２
図のエリア１，２，３，４）を指定して入力または出力
を実行できる。

なお、第２図の端子を第１図の端子と比較すると、シリ
アル人出力のための４つの端子２０９，２１０，２１１
，２１２が増えているだけである。こＸで、２系統の入
力と２系統の出力の使用法としては次のようなことが考
えられる。

例えば、データ入力端子１０８、入力用クロツク端子１
１０、シリアル−パラレル変換回路１０１、エリア内書
込回路１０２、書込長方形エリア指定用レジスタ２０１
の組で計算機からメモリＬＳｌペンリアルデータを入力
し、データ出力端子１０９、出力用クロツク端子１１１
．パラレル−シリアル変換回路１０４、エリア内読出回
路１０５、読出長方形エリア指定用レジスタ２０２の組
でメモリＬＳＩから計算機ペンリアルデータを出力する
。又、データ入力端子２０９、入力用クロツク端子２１
０、シリアル−パラレル変換回路２０６、エリア内書込
回路２０５、書込長方形エリア指定用レジスタ２０３の
組を用いてテレビカメラからメモリＬＳＩペンリアルデ
ータを入力し、データ出力端子２１１、出力用クロツク
端子２１２、パラレル−シリアル変換回路２０８、エリ
ア内読出回路２０７、読出長方形エリア指定用レジスタ
２０４の組を用いてメモリＬＳＩからテレビモニタペン
リアルデータを出力する。特にダイナミツクメモリの場
合にぱ、一定時間内にメモリをリフレツシユする必要が
あるため、メモリアレイ１００の内容をテレビモニタへ
常時出力しておくことによつて、自動的にリフレツシユ
機能をもたせることができる。たＫし、その場合は必ず
一定時間以内にメモリアレイ１００の全てのメモリセル
がリフレツシユされるように、テレビモニタへの出力動
作を優先して実行する必要があり、その他の入出力動作
は、該テレビモニタへの出力動作の間をぬつて実行され
ることになる。第１図においては、１画素が１ビツトに
対応するメモリアレイを内蔵したメモリＬＳＩを示した
が、１画素あたり複数ビツトを有するメモリアレイを内
蔵したメモリＬＳＩを考えることも可能である。

第３図は１画素あたりｍビツトのメモリセルを有するメ
モリＬＳＩの構成例を示したもので、この場合には、シ
リアルデータ入力端子１０８、シリアルデータ出力端子
１０９、ランダムデータ入力端子１１２、ランダムデー
タ出力端子１１３、シリアル−パラレル変換回路１０１
、パラレルシリアル変換回路１０４、エリア内書込回路
１０２、エリア内読出回路、およびメモリアレイ１００
などは、それぞれ全てｍ倍になり、ｍビツトを単位とす
るデータの入出力を行うことになる。た〜し、第３図で
は省略したが、シリアル入力または出力のためのクロッ
クおよびアドレス情報の与え方は第１図の場合と同じで
ある。第４図は第１図の構成の他に、更に演算回路４０
１，４０２，４０３，４０４及びデータレジスタ４０５
，４０６，４０７，４０８を内蔵して、外部より入力さ
れるデータに対して演算を施こした後にメモリアレイに
書き込む機能、およびメモリアレイから読み出されたデ
ータに対して同じく演算を施こした後に外部へ出力する
機能を有するようにした実施例である。

即ち、シリアルデータ入力端子１０８から入力されるデ
ータに対し演算回路４０１によつて演算を行い、その結
果をシリアル−パラレル変換回路１０１、エリア内書込
回路１０２を通してメモリアレイ１００に書き込む。逆
にメモリアレイ１００からエリア内読出回路１０５とパ
ラレル−シリアル変換回路１０４を通して読み出したデ
ータに対し、演算回路４０２によつて演算を行い、その
結果をシリアルデータ出力端子１０９に出力する。ラン
ダムデータの入出力の場合も同様であつて、端子１１２
からの入力データに対する演算回路４０３の演算結果を
ポイント書込回路１０６によつてメモリアレイ１００へ
書込み、また、メモリアレイ１００からポイント読出回
路１０７により読出したデータに対する演算回路４０４
の演算結果を端子１１３に出力する。なお、多くの場合
、演算回路４０１〜４０４による演算には、データレジ
スタ４０５〜４０８の内容が参照される。従つて、あら
かじめデータレジスタ４０５〜４０８に参照用のデータ
を端子１１２や１０８から入力して格納しておく必要が
′ある。

また、演算回路４０１〜４０４およびデータレジスタ４
０５〜４０８の一部もしくは全部を共用することも考え
られる。上記演算回路４０１〜４０４の演算の種類とし
ては、ＡＮＤ，ＯＲ，ＮＯＴ，ＮＯＲ，ＮＡＮＤ，ＥＯ
Ｒ等の論理演算や、シフト、加減乗除などの算術演算等
が考えられる。

これらは特に、第３図に示したような１画素あたりｍピ
ツトの情報を保有する構成のメモリの場合に有効であり
、メモリＬＳＩ自身にかなりの画像変換能力をもたせる
ことが可能となる。なぉ、図示の実施例では、シリアル
−パラレル変換回路とパラレル−シリアル変換回路はそ
れぞれ別々に用意されるとしたが、両者の機能を同一の
回路（シリアル−パラレル相互変換回路）で兼ねるよう
にし、データをメモリアレイに書き込む場合にはシリア
ル−パラレル変換回路として動作させ、メモリアレイか
らデータを読み出す場合はパラレル−シリアル変換回路
として動作させることも可能である。

又、実施例では、メモリアレイの中にラスタ走査式に連
続的にデータを書き込むエリアを長方形と規定したが、
勿論、これも一般的には長方形である必要はない。

以上説明したように、本発明のメモリＬＳＩは、これを
用いて画像メモリを構成する際の周辺回路がほとんど不
要であり、しかも、通常のメモリとしても使用できるこ
とから、同一規格でＱ大量生産が可能であり、テレビ画
像用のフレームメモリ、フアクシミリ画像格納用メモリ
、画像処理システム用メモリ等に広く適用できるという
利点がある。

【図面の簡単な説明】

第１図は本発明によるメモリＬＳＩの基本構成例を示す
図、第２図は複数個のエリア指定用レジスタを内蔵した
本発明によるメモリＬＳＩの一実施例を示す図、第３図
は１画素あたりｍビットのメモリセルを有する本発明の
他の実施例を示す図、第４図は演算回路を内蔵した本発
明の更に他の実施例を示す図である。 １００・・・・・・メモリアレイ、１０１，２０６・・
・・・・シリアル−パラレル変換回路、１０２，２０５
・・・・・・エリア内書込回路、１０３，２０１，２０
２，２０３，２０４・・・・・・長方形エリア指定用レ
ジスタ、１０４，２０８・・・・・・パラレル−シリア
ル変換回路、１０５，２０７・・・・・・エリア内読出
回路、１０６・・・・・・ポイント書込回路、１０７・
・・・・・ポイント読出回路、４０１，４０２，４０３
，４０４・・・・・・演算回路、４０５，４０６，４０
７ ４０８・・・・・・データ レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 各メモリセルが画素配列に対応しているメモリアレ
   イと、前記メモリアレイ中の１点に対してデータの書込
   み／読出しを行うポイント書込／読出回路と、前記メモ
   リアレイ中の所望面積からなるエリアを指定するエリア
   指定用レジスタと、外部から入力されるシリアルデータ
   をパラレルデータに変換するシリアル−パラレル変換回
   路と、前記変換されたパラレルデータを前記エリア指定
   用レジスタで指定された前記メモリアレイ中のエリアに
   順次ラスタ走査形式で書き込むエリア内書込回路と、前
   記エリア指定用レジスタで指定されたエリアの内容を順
   次ラスタ走査形式でパラレルデータと読み出すエリア内
   読出回路と、前記読み出されたパラレルデータをシリア
   ルデータに変換して外部へ出力するパラレル−シリアル
   変換回路とをＬＳＩの中に組み込み、該ＬＳＩで画像メ
   モリとその周辺回路を構成すると共に通常のメモリとし
   ても使用可能としたことを特徴とする記憶素子。 ２ 特許請求の範囲第１項記憶の記憶素子において、前
   記シリアル−パラレル変換回路及びパラレル−シリアル
   変換回路の機能を同一の回路で兼ねるようにしたことを
   特徴とする記憶素子。 ３ 特許請求の範囲第１項記載の記憶素子において、前
   記エリア指定用レジスタを複数個内蔵し、前記メモリア
   レイ中の互いに異なるエリアに対する書込み動作、読出
   し動作の一方あるいは両方を並列的に行うことを特徴と
   する記憶素子。 ４ 特許請求の範囲第１項記載の記憶素子において、前
   記エリア指定用レジスタ、シリアル−パラレル変換回路
   、パラレル−シリアル変換回路等の他に演算回路と該演
   算回路用データレジスタを内蔵し、外部より入力される
   データに対して演算を施した後にメモリアレイ中に書き
   込み、又、前記メモリアレイ中から読み出されたデータ
   に対して演算を施した後に外へ出力することを特徴とす
   る記憶素子。