JP2001344150A - アクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 任意長さの連続アドレスへのアクセスを可能
としながら高速のアクセスを行う。 【解決手段】 最適化処理部１４は、連続してアクセス
する長さＸを、６４ワード×ａ回、１６ワード×ｂ回、
２ワード×ｃ回に分ける。そして、これらの３種類の長
さのアクセス単位でのアクセスの組み合わせで画像メモ
リ１０へのアクセスを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに対する任
意長さの連続的なアクセスを制御するアクセス制御回
路、特にアクセスの効率化に関する。

【０００２】

【従来の技術】従来より、画像データなどを一時的に記
憶するフレームメモリ等として、ＳＤＲＡＭ（シンクロ
ナスＤＲＡＭ）やＤＲＡＭなどが利用される。このよう
なメモリでは、ローアドレス（およびバンク）について
の活性化を行った後に、コラムアドレスを設定して活性
化された範囲内のアドレスにアクセスし、さらにプリチ
ャージを行う。このため、１回のアクセス動作において
実際に書き込みが行われる前後に必要な活性化やプリチ
ャージなどのオーバーヘッドが大きい。

【０００３】従って、連続アドレスへのアクセスについ
て、効率的に行うことができ、画像データを記憶する画
像メモリなどに広く利用されている。

【０００４】

【発明が解決しようとする課題】一方、画像メモリであ
っても、ランダムにアクセスしたいという要求もある。
しかし、ＳＤＲＡＭやＤＲＡＭについて、ランダムアク
セスを可能とすると、アクセスを１アドレス単位で行わ
なければならず、オーバーヘッドが大きくなり、高速の
アクセスができないという問題があった。

【０００５】本発明は、連続的なアドレスへのアクセス
およびランダムなアクセスの両方に対応ができ、かつ効
率的のアクセスが可能なアクセス制御回路を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】本発明は、メモリに対す
る任意長さの連続的なアクセスを制御するアクセス制御
回路であって、任意の長さの連続アドレスに対するアク
セスを複数のアクセス単位毎のアクセスに分割し、アク
セス単位の組み合わせとしてアクセスすることを特徴と
する。

【０００７】このように、本発明によれば、複数のアク
セス単位の組み合わせで、任意の長さの連続アドレスに
対するアクセスを行う。オーバーヘッドはアクセス単位
毎に存在するため、長い連続アドレスに対するアクセス
単位を用いることで、オーバーヘッドを相対的に小さく
でき、かつ短い連続アドレスに対するアクセス単位を用
いることで、任意の長さのアクセスに対応することがで
きる。

【０００８】また、前記アクセス単位は、それぞれ２ⁿ
の異なる長さへのアクセスであることが好適である。こ
のような構成により、任意の長さの連続アドレスに対
し、効率的なアクセスが行える。

【０００９】また、前記アクセス単位は、異なる長さの
連続アドレスにアクセスするためのアクセス手順を定め
たものであることが好適である。

【００１０】また、前記複数のアクセス単位のうち、よ
り長さの長いアクセス単位からアクセス数を決定するこ
とが好適である。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１２】図１は、実施形態のアクセス制御回路の全
体構成を示すブロック図であり、画像メモリ１０は、例
えばＳＤＲＡＭで構成され、この画像メモリ１０に画像
データが読み書き（リード・ライト）される。なお、こ
の画像メモリ１０からは、画面表示のタイミングに合わ
せて画像データが読み出され、これが画面に表示され
る。

【００１３】外部のＣＰＵからは、画像データと画像メ
モリ１０への書き込み位置情報が転送されてくる。そし
て、書き込み位置情報は、書き込み位置情報レジスタ１
２を介し、最適化処理部１４に供給される。

【００１４】最適化処理部１４は、書き込み位置情報に
基づいて、後述する最適化処理を行い、画像メモリ１０
へのアクセスの手順を決定し、これを画像メモリアクセ
ス制御部１６に供給する。画像メモリアクセス制御部１
６は、供給される手順に基づいて、画像メモリＩ／Ｆ１
８を介し、画像メモリ１０へのアクセスアドレスとして
アドレスバスに出力される。

【００１５】一方、ＣＰＵからの書き込み画像データ
は、ＣＰＵのクロックと、画像メモリ１０へのアクセス
クロックとの差を解消するため、一旦画像データバッフ
ァ２０に蓄積される。この画像データバッファ２０への
画像データの蓄積は、画像メモリアクセス制御部１６か
らの信号により、画像データバッファ制御部２２が行
う。すなわち、画像データバッファ２０には、ＣＰＵか
らのタイミングで、画像データが順次書き込まれ、書き
込まれた画像データは、画像メモリ１０への書き込みタ
イミングで画像メモリ１０へのデータバスに順次設定さ
れる。

【００１６】そこで、画像メモリアクセス制御部１６か
ら書き込みアドレスが画像メモリＩ／Ｆ１８を介しアド
レスバスに設定された時に、対応する画像データが画像
データバッファ２０からデータバスに設定され、その画
像データが画像メモリ１０の設定されたアドレスに書き
込まれる。

【００１７】ここで、本実施形態における画像メモリ１
０の構成を図２に示す。このように、１つのローアドレ
スについて、２つのバンク、すなわちＹ方向の２ライン
が割り付けられている。また、１つのバンクについてコ
ラムアドレスは０〜２５５のＸ方向２５６アドレスとな
っている。従って、この例では、１バンクに２５６画素
についての画像データが記憶される。

【００１８】図３に、この画像メモリ１０への書き込み
動作について説明する。この例の画像メモリ１０は、バ
ースト長２のＳＤＲＡＭである。従って、１つの書き込
みアドレスの指定により隣接する２つのアドレスにデー
タが順に書き込まれる。

【００１９】まず、図における上段に書かれているの
が、アクセス動作が制御されるクロックである。２段目
に書かれているのが、アドレスバスにセットされるデー
タである。まず、１クロック目において、アドレスバス
には、画像メモリ１０のこれから書き込みが行われるロ
ーアドレス＋バンク（１ライン）がセットされその活性
化（ＡＣＴ）が行われる。次の２クロックはＤＳＬ（デ
バイス非選択）とされる。その次から、コラムアドレス
が順次セットされ、データバスに対応してセットされた
データの書き込みが行われる。

【００２０】すなわち、４番目のクロックで、書き込み
アドレスＷＲ０がセットされ、アドレスＷＲ０にデータ
が書き込まれる。また、５番目のクロックで、ＤＳＬが
セットされるが、バースト長２であるため、ＷＲ０の次
のアドレスＷＲ１に次のデータが書き込まれる。そし
て、６番目のクロックでＷＲ２がセットされて、そこに
次のデータが書き込まれ、次のＤＳＬでその次のデータ
がＷＲ３に書き込まれ、このようなデータ書き込みが順
次繰り返され、画像データ書き込みが行われる。そし
て、１回の書き込みの終了後、プリチャージ（ＰＲＥ）
するバンクを選択して、選択バンクのプリチャージを行
う。そして、１クロック分のバンクの選択の後４クロッ
クＤＳＬとしてプリチャージが終了する。このようにし
て１回の書き込み動作が終了する。

【００２１】この例では、実際に書き込みが行われる前
後に３＋５＝８クロックの期間が必要であり、１回の書
き込みに対し８クロックのオーバーヘッドが存在する。
なお、このオーバーヘッドを含めた１回の処理単位をア
クセス単位という。

【００２２】次に、最適化処理部１４の動作について、
説明する。まず、ＣＰＵからの書き込み位置情報は、書
き込み開始アドレスＳｔａｒｔＸ、書き込み終了アドレ
スＥｎｄＸからなっている。最適化処理部１４は、この
ＳｔａｒｔＸおよびＥｎｄＸからＸ方向の連続書き込み
の長さＬｅｎｇｔｈＸを算出し、その長さを所定の単位
長さの組み合わせに分割する。この単位長さは、例えば
「６４」、「１６」、「２」とする。すなわち、Ｌｅｎ
ｇｔｈＸ＝６４×ａ＋１６×ｂ＋２×ｃに分解し、ａ，
ｂ，ｃの値を求める。

【００２３】具体的な計算式は、 （ｉ）ＬｅｎｇｔｈＸ÷６４＝ａを求める（あまりは無
視）。 （ｉｉ）ＬｅｎｇｔｈＸ−６４×ａ＝ｔｍｐ１６Ｘを求
める。 （ｉｉｉ）ｔｅｍｐ１６Ｘ÷１６＝ｂを求める（あまり
は無視）。 （ｉｖ）ｔｅｍｐ１６Ｘ−１６×ｂ＝ｔｍｐ２Ｘを求め
る。 （ｖ）ｔｅｍｐ２Ｘ÷２＝ｃを求める（あまりは無
視）。 となる。

【００２４】ここで、上述の（ｉ）（ｉｉｉ）（ｖ）
は、わり算を行うまでもなく、ビット位置の選択、もし
くはビットシフト演算によって行うことができる。例え
ば、ＬｅｎｇｔｈＸの最大値が、２５６の９ビット
（［８：０］）であったとする。ここで、［８：０］
は、１０進数をバイナリ表現した場合の８ビット目から
０ビット目を意味する。

【００２５】この場合には、 （ｉ）ＬｅｎｇｔｈＸ÷６４→ＬｅｎｇｔｈＸ［８：
６］→６ビットシフト＝ａ （ｉｉｉ）ｔｅｍｐ１６Ｘ÷１６→ＬｅｎｇｔｈＸ
［５：４］→４ビットシフト＝ｂ （ｖ）ｔｅｍｐ２Ｘ÷２→ＬｅｎｇｔｈＸ［３：１］→
１ビットシフト＝ｃ という計算を行えばよい。

【００２６】具体的な例として、（ＳｔａｒｔＸ，Ｅｎ
ｄＸ）＝（０，１２５）であった場合を考える。この場
合、ＬｅｎｇｔｈＸ＝１２６，ａ＝１，ｂ＝３，ｃ＝７
が求められる。そして、ＬｅｎｇｔｈＸの最大値が２５
６の９ビットであれば、ＬｅｎｇｔｈＸ＝１２６（デシ
マル）＝００１１１１１１０（バイナリ）である。そこ
で、上述の計算は次のようにして行われる。

【００２７】（ｉ）ａ＝ＬｅｎｇｔｈＸ［８：６］＝０
０１（バイナリ）＝１（デシマル） （ｉｉ）ｔｍｐ１６Ｘ＝ＬｅｎｇｔｈＸ−６４×ａ＝１
２６（デシマル）−６４（デシマル）＝６２（デシマ
ル）＝１１１１１０（バイナリ） （ｉｉｉ）ｂ＝ｔｅｍｐ１６Ｘ［５：４］＝１１（バイ
ナリ）＝３（デシマル） （ｉｖ）ｔｅｍｐ２Ｘ＝ｔｅｍｐ１６Ｘ−１６×ｂ＝６
２（デシマル）−４８（デシマル）＝１４（デシマル）
＝１１１０（バイナリ） （ｖ）ｃ＝ｔｅｍｐ２Ｘ［３：１］＝１１１（バイナ
リ）＝７（デシマル）

【００２８】「画像メモリアクセス制御部１６の動作」
次に、画像メモリアクセス制御部１６における処理につ
いて説明する。画像メモリアクセス制御部１６は、画像
データバッファ制御部２２にスタート信号を出し、画像
データバッファ２０にＣＰＵからの画像データを記憶さ
せるとともに、画像メモリＩ／Ｆ１８を介し、アドレス
バスに所定のアドレスデータを供給するとともに、画像
データバッファ２０からデータバスへのデータ供給を画
像データバッファ制御部２２を介し制御し、画像データ
の画像メモリ１０への書き込みを制御する。

【００２９】ここで、画像メモリアクセス制御部１６
は、上述の最適化処理部１４からのａ，ｂ，ｃの値につ
いての信号を受け、ケースＡ、ケースＢ、ケースＣの処
理をそれぞれａ回、ｂ回、ｃ回ずつ行う。これについ
て、説明する。

【００３０】ケースＡは、ａに対応するアクセス単位の
処理であり、Ｘ方向に６４個のデータを順次書き込む。
すなわち、図３におけるアドレスとしてＷＲ０〜ＷＲ６
２までを１つおきに出力することによって、６４のアド
レスにそのときデータバスにあるデータを取り込む。ま
た、ケースＢは、ｂに対応するアクセス単位の処理であ
り、Ｘ方向に１６個のデータを同様にして順次書き込
む。さらに、ケースＣは、ｃに対応するアクセス単位の
処理であり、Ｘ方向に２個のデータを同様にして順次書
き込む。

【００３１】ここで、画像メモリアクセス制御部１６に
おけるケースＡ〜Ｃの処理は、ケースＡのアクセス単位
Ａのクロック数を基準Ａとして、定めてある。すなわ
ち、アクセス単位Ａでは、６４回の書き込みを各１クロ
ックで行う。一方、図３の例では、１つのアクセス単位
のオーバーヘッドは８クロックであるため、アクセス単
位Ａは７２クロックの期間を必要とする。

【００３２】ケースＢのアクセス単位Ｂは、８＋１６＝
２４クロック、ケースＣのアクセス単位Ｃは、８＋２＝
１０クロックとなる。従って、アクセス単位Ａに必要な
クロック数（７２クロック）を基準Ａとすると、その基
準Ａ内に、アクセス単位Ｂが最大３回、アクセス単位Ｃ
が最大７回入ることになる。

【００３３】そして、アクセス単位Ａは６４ワード、ア
クセス単位Ｂは１６ワード、アクセス単位Ｃは２ワード
のデータを書き込む。そして、アクセス単位Ｂは、基準
Ａ内に３回行えるため、基準Ａ内において、０，１６，
３２，４８ワードのいずれかの書き込みが行える。ま
た、アクセス単位Ｃは、基準Ａ内に７回行えるため、基
準Ａ内において、０，２，４，６，８，１０，１２，１
４ワードのいずれかの書き込みが行える。従って、アク
セス単位Ａ，Ｂ，Ｃの組み合わせで、２ワード単位の任
意の書き込みが行える。すなわち、６４ワードの書き込
みであればアクセス単位Ａを１回、５２ワードであれ
ば、アクセス単位Ｂを３回、アクセス単位Ｃを７回で書
き込みを行える。従って、１２６ワードまでの書き込み
であれば、最大でも基準Ａの期間が３回あればよく、３
回×７２クロックの期間で任意の長さの書き込みが行え
る。そして、それ以上であれば、アクセス単位Ａを追加
すればよい。なお、１ワードは、８ビットや１６ビット
で構成される。

【００３４】一方、すべてをアクセス単位Ｃで行った場
合には、６３回×１０クロックで、６３０クロックかか
ることになる。従って、本実施形態の構成により大幅な
時間短縮が行えることがわかる。また、アクセス単位
Ａ、Ｂのような処理では、大まかな単位でしかアクセス
できず、所望数の画像データの書き換えが行えなくなっ
てしまう。

【００３５】なお、上述の例では、アクセス単位により
書き込むワード数を６４，１６，２としたが、必ずしも
これに限定されるものではなく、さらに２ⁿでなくても
よい。

【００３６】さらに、最適化処理部１４への入力は、
Ｘ，Ｙ座標だけでなく、リードライトすべきスタートア
ドレスと、エンドアドレスの指定や、スタートアドレス
とアクセスデータ長の入力などでもよい。

【００３７】さらに、本実施形態では、画像データを対
象としたが、リード・ライトするデータは、画像データ
に限定されるものではなく、オーバーヘッドが大きなア
クセスにおいて、効果が得られる。

【００３８】このようにして、本実施形態によれば、メ
モリアクセスにおけるアクセスに必要なクロック数を減
少できる。従って、メモリアクセスの高速化を図ること
ができ、またアクセスクロックの低周波数化し、消費電
力を削減することもできる。

【００３９】また、画像メモリ１０としては、ＯＳＤ
（オンスクリーンディスプレイ）の画像メモリが好適で
ある。ＯＳＤでは、外部のＣＰＵからの指定により、画
面の任意の場所に画像表示を行わなければならず、本実
施形態のような画像メモリへのアクセスが好適である。

【００４０】なお、上述の説明では、データの書き込み
についてのみ説明したが、読み出しについても同様にし
て行うことができる。

【００４１】例えば、ＯＳＤ画像メモリの書き換え機能
として、画像メモリ１０内の一部の画像データを読み出
し、他の場所に書き込むコピー機能が設けられている場
合が多い。この場合には、読み出された画像データが書
き込みデータになるため、一旦読み出した画像データを
バッファに蓄積しておき、これを上述のようにして画像
メモリ１０に書き込めばよい。

【００４２】但し、ＯＳＤ表示のための読み出しはディ
スプレイの同期信号に同期して行われ、常に一定のタイ
ミングで行われるため、本実施形態のアクセスを適用す
る必要はない。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
複数のアクセス単位の組み合わせで、任意の長さの連続
アドレスに対するアクセスを行う。オーバーヘッドはア
クセス単位毎に存在するため、長い連続アドレスに対す
るアクセス単位を用いることで、オーバーヘッドを相対
的に小さくでき、かつ短い連続アドレスに対するアクセ
ス単位を用いることで、任意の長さのアクセスに対応す
ることができる。

【００４４】また、前記アクセス単位をそれぞれ２ⁿの
異なる長さとすることにより、任意の長さの連続アドレ
スに対し、効率的なアクセスが行える。

【図面の簡単な説明】

【図１】 実施形態の回路の全体構成を示すブロック図
である。

【図２】 画像メモリ１０の構成を示す図である。

【図３】 アクセス動作を示す図である。

【符号の説明】

１０ 画像メモリ、１２ 書き込み位置情報レジスタ、
１４ 最適化処理部、１６ 画像メモリアクセス制御
部、１８ 画像メモリＩ／Ｆ、２０ 画像データバッフ
ァ、２２ 画像データバッファ制御部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリに対する任意長さの連続的なアク
   セスを制御するアクセス制御回路であって、 任意の長さの連続アドレスに対するアクセスを複数のア
   クセス単位毎のアクセスに分割し、アクセス単位の組み
   合わせとしてアクセスするアクセス制御回路。
2. 【請求項２】 請求項１に記載の回路において、 前記アクセス単位は、それぞれ２ⁿの異なる長さへのア
   クセスであるアクセス制御回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 前記複数のアクセス単位は、異なる長さの連続アドレス
   にアクセスするためのアクセス手順を定めたものである
   アクセス制御回路。
4. 【請求項４】 請求項１〜３のいずれか１つに記載の回
   路において、 前記複数のアクセス単位のうち、より長さの長いアクセ
   ス単位からアクセス数を決定するアクセス制御回路。