JPH0350624A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、表示画面上の複数のエリアに夫々異なる画
面のデータを表示する表示制御装置に関する。

［従来の技術］ ウィンドウ画面に表示すべきウィンドウ画面データを記
憶するウィンドウ画面データ記憶エリアと、主画面に表
示すべき主画面データを記憶する主画面データ記憶エリ
アとが形成されたビデオＲＡＭをアクセスすることによ
り、１表示画面に主画面データとウィンドウ画面データ
をリフレッシュ表示する表示制御装置では、従来、主画
面用のアドレス生成部と、各ウィンドウ画面用のアドレ
ス生成部とを個別に用意し、主画面データを読出してリ
フレッシュ表示するときは、主画面用のアドレス生成部
からのアドレスに基づいてビデオＲＡＭ上の主画面デー
タ記憶エリアをアクセスし、各ウィンドウ画面データを
読出してリフレッシュ表示するときは、対応するウィン
ドウ画面用のアドレス生成部からのアドレスに基づいて
ビデオＲＡＭ上のウィンドウデータ記憶エリアをアクセ
スしていた。

［発明が解決しようとする課題］ このように、従来は、複数のアドレス生成部が必要にな
っていた。特にウィンドウを多くした場合には、それに
応じてウィンドウ画面用のアドレス生成部も増設しなけ
ればならず、回路規模が大きくなっていた。

これは、主画面用およびウィンドウ画面用のアドレス生
成部により、別々に主画面データ読出用のアドレスとウ
ィンドウ画面データ読出用のアドレスとを生成している
ことに起因する。

してみれば、１つのアドレス生成部により生成されたア
ドレスに基づいて複数のアドレスを作成できれば、規模
の小さな回路により同一表示画面上の複数エリアに異な
る画面のデータをリフレッシュ表示できることは明らか
である。

この発明の課題は、１つのアドレス生成部により生成さ
れたアドレスに基づいて複数のアドレスを作成して、同
一表示画面上の複数エリアに異なる画面のデータを表示
できるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

表示手段Ａ（第１図の機能ブロック図を参照、以下同じ
）には、複数の表示エリアが形成されている。

第１の記憶手段Ｂは、複数の記憶エリアを有し、これら
各記憶エリアに上記各表示エリアに表示すべき異なる画
面の表示データを個別に記憶する。

第２の記憶手段Ｃは、第１の記憶手段Ｂ上の各記憶エリ
アに対応するパラメータを記憶する。

する絶対アドレスを順次生成する。

作成手段Ｅは、生成手段りにて生成された絶対アドレス
に対応する表示エリアのパラメータを第２の記憶手段Ｃ
から読出し、このパラメータにより当該絶対アドレスを
修飾してリードアドレスを作成する。

表示制御手段Ｆは、作成手段Ｅにて作成されたリードア
ドレスにより第１の記憶手段Ｂ内の表示データを読出し
て表示手段Ａに表示する。

［作用］ この発明の手段の作用は次の通りである。

今、表示手段Ａには、主画面エリアの中央部に１つのウ
ィンドウエリアが形成され、第１の記憶手段Ｂには、主
画面データを記憶した１つの主画面データ記憶エリアと
、ウィンドウ画面データを記憶した１つのウィンドウ画
面データ記憶エリアが形成され、第２の記憶手段Ｃには
、上記第１の記憶手段Ｂ上の各記憶エリアに対応するパ
ラメータとして、主画面データ記憶エリアの先頭アドレ
スと、ウィンドウ画面データ記憶エリアの先頭アドレス
が記憶されているものとする。

そして、一画面表示リフレッシュが終了する毎に、生成
手段りにより、表示手段Ａ上の表示画面に対応する絶対
アドレスとして、′０′″から始まり１′″ずつ歩進さ
れるアドレスが順次生成されているものとする。

そうすると、作成手段Ｅは、例えば、一画面表示リフレ
ッシュが終了した直後に、生成手段りにより絶対アドレ
ス゛０°゛が生成されたときには、その絶対アドレス″
゛０”は、主画面エリアに対応するので、その主画面エ
リア対応の主画面データ記憶エリアの先頭アドレスを第
２の記憶手段Ｃから読出す、そして、この先頭アドレス
に上記絶対アドレス“０”を加算して、リードアドレス
を作成する。この加算結果としてのリードアドレスによ
り、表示制御手段Ｆは、第１の記憶手段Ｂに格納されて
いる表示データを読出して、例えば、絶対アドレス゛０
”に対応する表示手段Ａの先頭アドレス位置（主画面エ
リア）に表示する。

また、生成手段りにより、ウィンドウ画面エリアに対応
する絶対アドレスが生成されたときは、作成手段Ｅは、
ウィンドウ画面データ記憶エリアの先頭アドレスを第２
の記憶手段Ｃから読出す。

そして、読出しな先頭アドレスに、生成手段りにて生成
された絶対アドレスを加算して、リードアドレスを作成
する０次に、表示制御手段Ｆは、加算により作成された
リードアドレスに基づいて第１の記憶手段Ｂ内の表示デ
ータを読出し、表示手段Ａのウィンドウ画面エリアに表
示する。

従って、１つのアドレス生成部により生成されたアドレ
スに基づいて複数のアドレスを作成して、同一表示画面
上の複数エリアに異なる画面のデータを表示できる。

［実施例］ 以下、実施例を第２図ないし第５図を参照しながら説明
する。

第２図は、表示制御装置のブロック構成図であり、ＣＰ
Ｕ　１　、キー人力部２、メインメモリ３、データ制御
部４、アドレス生成部５、ウィンドウ制御部６、ビデオ
ＲＡＭ７、表示制御部８、表示部９を有している。

ＣＰＵＩは、キー人力部２からコードデータが入力され
ると、そのコードデータをメインメモリ３に格納すると
共に、このコードデータに対応する表示パターンデータ
に受取り、データ制御部４に出力し、ビデオＲＡＭ７に
対する表示パターンデータの書込みアドレスをアドレス
生成部５に出力する等の制御を行うものである。

データ制御部４は、上記表示パターンデータをビデオＲ
ＡＭ７に転送すると共に、アドレス生成部５により生成
された読出しアドレスに基づいてビデオＲＡＭ７から読
出された表示リフレッシュ用の表示パターンデータを、
表示制御部８に転送するものである。

アドレス生成部５は、ＣＰＵＩからの上記書込みアドレ
スをビデオＲＡＭ７に出力すると共に、ビデオＲＡＭＴ
内の表示パターンデータを表示部９にリフレッシュ表示
させるための読出しアドレスを生成し、ビデオＲＡＭ７
に出力するものであり、読出しアドレスについては、ま
ず、表示部９の表示画面に対応する絶対アドレスを生成
し、この絶対アドレスと所定のアドレスと加算したもの
を読出しアドレスとする。

ウィンドウ制御部６は、表示部９に形成すべきウィンド
ウの位置データを保持しており、アドレス生成部５によ
り生成された絶対アドレスがウィンドウ画面位置の場合
には、ウィンドウ画面選択信号Ｗをアドレス生成部５に
出力し、主画面位置の場合には、主画面選択信号ｄをア
ドレス生成部５に出力する。これらウィンドウ画面選択
信号Ｗ、或いは主画面選択信号ｄは、後述の表示アドレ
ス生成期間に出力される。

ビデオＲＡＭ７には、ウィンドウ画面エリアに表示すべ
き表示パターンデータを記憶するウィンドウ画面データ
記憶エリアＥＷと、主画面エリアに表示すべき表示パタ
ーンデータを記憶する主画面データ記憶エリアＥＭとが
形成されており、これら各記憶エリアの表示パターンデ
ータは、表示アドレス生成期間に、アドレス生成部５か
らの読出しアドレスに基づいて読出され、データ制御部
４に出力される。また、各記憶エリアへの表示パターン
データの書込みは、アドレス生成部５を介してＣＰＵ１
から得られた書込みアドレスにより、後述のＣＰＵアク
セス期間に行われる。

表示制御部８は、データ制御部４からの表示パターンデ
ータに基づいて表示制御信号を生成し、表示部９に表示
させるものであり、リセット信号ｒとリード／ライト信
号ａをアドレス生成部５に出力すると共に、アドレス修
飾信号すをアドレス生成部５とウィンドウ＄ＩＩ御部６
に出力する。

第３図は、アドレス生成部５の詳細ブロック構成図であ
り、レジスタ５１、レジスタ５２、セレクタ５３、フル
アダー５４、ラッチ５５、ラッチ５６、ラッチ５７、セ
レクタ５８により構成されている。

レジスタ５１には、ビデオＲＡＭＴ内の主画面データ記
憶エリアＥＭの先頭アドレスがセットされ、レジスタ５
２には、ビデオＲＡＭ７内のウィンドウ画面データ記憶
エリアＥＷの先頭アドレスがセットされている。これら
、各先頭アドレスは、ＣＰＵ１の制御の下にセットされ
、Ｄ（）〜Ｄ１４の１５ビツトデータとなっている。

セレクタ５３は、第４図に示したように、アドレスデー
タ（ＤＯ〜Ｄ１４）の各ビットに対応して、夫々、アン
ドゲート５３ａ、５３ｂ、ノアゲート５３ｃ、インバー
タ５３ｄを１組とするゲート回路を１５組備えている。

ただし、第０ビツト目に対応するゲート回路には、アン
ドゲート５３ｅ、インバータ５３ｆが追加されている。

各ゲート回路内のアンドゲート５３ａには、レジスタ５
１からの先頭アドレスデータの対応するビットのデータ
と、主画面選択信号ｄが入力され、アンドゲート５３ｂ
には、レジスタ５２からの先頭アドレスデータの対応す
るビットのデータと、ウィンドウ画面選択信号Ｗが入力
される。また、第０ビツト目に対応するゲート回路内の
アンドゲート５３ｅには、リセット信号ｒと、アドレス
修飾信号すが入力される。但し、アドレス修飾信号すは
、インバータ５３ｆを介して入力される。このような構
成の下で、セレクタ５３は、ウィンドウ制御部６からの
主画面選択信号ｄ、或いはウィンドウ画面選択信号Ｗに
基づいて、レジスタ５１内の主画面データ記憶エリアＥ
Ｍの先頭アドレス、或いはレジスタ５２内のウィンドウ
画面データ記憶エリアＥＷの先頭アドレスを選択し、フ
ルアダー５４に出力する。また、セレクタ５３は、アド
レス修飾信号すに基づいてフルアダー５４にパ１°“を
出力する。さらに、セレクタ５３は、リセット信号ｒに
基づいて、フルアダー５４に０°゛を出力する。

ラッチ５５は、後述の絶対アドレスをラッチして、フル
アダー５４に出力するものであり、この絶対アドレスは
、上記リセット信号ｒに基づいてリセットされる。

フルアダー５４は、絶対アドレス生成期間中に、ラッチ
５５から出力された絶対アドレスを、セレクタ５３から
出力された１゛°に基づいて゛″１１パインクリメント
し、そのインクリメント結果を前回の絶対アドレスとし
てラッチ５６に出力する。このラッチ５６に出力された
前回の絶対アドレスは、表示アドレス生成期間中に、ラ
ッチ５５にラッチされ、フルアダー５４に出力される。

そこで、フルアダー５４は、この前回の絶対アドレスと
セレクタ５３から出力された上記先頭アドレスとを加算
し、その加算結果を読出しアドレスとしてラッチ５７に
出力する。

セレクタ５８は、リード／ライト信号ａに基づいて、セ
レクタ５７にラッチされた読出しアドレス、ＣＰＵ１か
らの書込みアドレスのいずれかを選択し、ビデオＲＡＭ
７に出力する。

次に、表示リフレッシュ動作を主として第５図を参照し
ながら説明する。

まず、表示リフレッシュの際に使用される各種信号等の
出力タイミング等を説明する。

ビデオＲＡＭ７に対するアクセスは、第５図（ａ）に示
したようなＣＰＵアクセス期間、絶対アドレス生成期間
、表示アドレス生成期間の３つの期間よりなるサイクル
により実行される。

表示制御部８からアドレス生成部５に出力されるリード
／ライト信号ａは、第５図（ｂ）に示したように、ＣＰ
Ｕアクセス期間に同期してアクティブ゛１”となり、そ
の他のサイクルではインアクティブ°゛０′°となる。

そして、リード／ライト信号ａがアクティブのときに、
ＣＰＵＩからの書込みアドレスにより、ビデオＲＡＭ７
への書込みが行われ、インアクティブのときに、アドレ
ス生成部５にて生成された読出しア・ドレスにより、ビ
デオＲＡＭ７から表示パターンデータが読出され、リフ
レッシュ表示される。

表示制御部８からアドレス生成部５とウィンドウ制御部
６に出力されるアドレス修飾信号すは、第５図（Ｃ）に
示したように、表示アドレス生成期間に同期してアクテ
ィブ°１′°となり、その他の期間ではインアクティブ
゛０゛°となる。そして、このアドレス修飾信号すがア
クティブのときに、絶対アドレスと先頭アドレスとの加
算が実行され、この加算されたアドレスによりリフレッ
シュ表示のための表示パターンデータの読出しが行われ
る。

ウィンドウ制御部６からアドレス生成部５に出力される
主画面選択信号ｄとウィンドウ画面選択信号Ｗも、第５
図（ｄ）に示したように、表示アドレス生成期間に同期
してアクティブ″１”となり、その他の期間ではインア
クティブ′０”となる、なお、主画面選択信号ｄ、ウィ
ンドウ画面選択信号Ｗは、−表示アドレス生成期間に、
いずれか１つが出力される（アクティブ“１°°となる
）。

表示制御部８からアドレス生成部５内のラッチ５５とセ
レクタ５３に出力されるリセット信号ｒは、一画面表示
リフレッシュが終了した直後のＣＰＵアクセス期間と絶
対アドレス生成期間のときにのみアクティブとなる。な
お、リセット信号ｒは、”　ｏ　”レベルがアクティブ
、“′１°゛レベルがインアクティブとなっている（第
５図（ｄ）参照）次にアドレス生成処理を説明する。

一画面表示リフレッシュが終了すると、上記のようにリ
セット信号ｒがアクティブ０”となり、ラッチ５５内の
絶対アドレスは直ちにリセットされて０“°となる。一
方、一画面表示リフレッシュが終了した直後の絶対アド
レス生成期間■では、リセット信号ｒがまだアクティブ
０°゛となっており、かつ、主画面選択信号ｄ、ウィン
ドウ画面選択信号Ｗ、アドレス修飾信号すのいずれもが
インアクティブ°“０′°となっているので、セレクタ
５３は、１５ビツトのすべてが°゛０′°のデータ、す
なわち数値“０°′を出力する（第４図参照）。

そうすると、フルアダー５４は、ラッチ５５からの絶対
アドレス“０”と、セレクタ５３からの０°°とを加算
し、この加算結果”　ｏ　”を前回の絶対アドレスとし
てラッチ５６に出力する。

次の表示アドレス生成期間■では、アドレス修飾信号す
と、主画面選択信号ｄ或いはウィンドウ画面選択信号Ｗ
のいずれか一方がアクティブ°゛１″となる。従って、
この期間では、セレクタ５３は、第４図から明らかなよ
うに、主画面選択信号ｄがアクティブ°゛１°°となっ
ておれば、レジスタ５１にセットされている主画面デー
タ記憶エリアＥＭの先頭アドレスを選択し、ウィンドウ
画面選択信号Ｗがアクティブ゛１”となっておれば、レ
ジスタ５２にセットされているウィンドウ画面データ記
憶エリアＥＷの先頭アドレスを選択してフルアダー５４
に出力する。一方、この期間では、ラッチ５６にラッチ
されている前回の絶対アドレス゛０″が、ラッチ５５に
ラッチされ、フルアダー５４に出力される。そこで、フ
ルアダー５４は、ラッチ５５からの前回の絶対アドレス
“０°°とセレクタ５３からの先頭アドレスとを加算し
、その加算結果をラッチ５７を介してセレクタ５８に出
力する。そうすると、このとき、セレクタ５８に入力さ
れたリード／ライト信号ａは、インアクティブ“０′°
となっており読出しが指示されているので、上記加算結
果を読出しアドレスとしてビデオＲＡＭ７に出力する。

この読出しアドレスによりビデオＲＡＭ７から表示パタ
ーンデータが読出され、表示リフレッシュが行われる。

次のＣＰＵアクセス期間■では、リード／ライト信号ａ
がアクティブ゛１゛°になり書込みが指示されるため、
セレクタ５８はＣＰＵ１からの書込みアドレスを選択し
てビデオＲＡＭに出力する。

次の絶対アドレス生成期間■では、リセット信号ｒがイ
ンアクティブ１°°に変化しており、かつ、主画面選択
信号ｄ、ウィンドウ画面選択信号Ｗ、アドレス修飾信号
すのいずれもがインアクティブ゛０′°となっているの
で、第４図のセレクタ５３は、第１ビツト目だけが“°
１”、他のビットは全て０゛°のデータ、すなわち数値
°“１°′をフルアダー５４に出力する。このとき、ラ
ッチ５５には、前回の絶対アドレスとして′０°°がラ
ッチされており、ラッチ５５からフルアダー５４への出
力データは、”　ｏ　”となっている、そこで、フルア
ダー５４は、ラッチ５５からの前回の絶対アドレス゛°
０°゛と、セレクタ５３からの°１′°とを加算し、こ
の加算結果°“１゛を前回の絶対アドレスとしてラッチ
５６に出力する。

このラッチ５６内の前回の絶対アドレス“１”は、次の
表示アドレス生成期間■中に、ラッチ５５にラッチされ
、フルアダー５４に出力される。

従って、フルアダー５４は、表示アドレス生成期問■で
は、セレクタ５３からの先頭アドレスに°゛１°°を加
算して、その加算結果をラッチ５７にラッチさせる。

このように、フルアダー５４は、一画面表示リフレッシ
ュ毎に、各絶対アドレス生成期間では、“０”から始ま
り１ずつ歩進される絶対アドレスを１個ずつ作成し、各
表示アドレス生成期間では、直前の絶対アドレス生成期
間中に作成した絶対アドレスと、読出された先頭アドレ
スを加算して、読出しアドレスを作成する。この場合、
上記先頭アドレスは、上述したように、主画面データ記
憶エリアＥＭに対応するものとウィンドウ画面データ記
憶エリアＥＷに対応するものとの２種類が読出されるの
で、フルアダー５４は、絶対アドレスに基づいて、主画
面とウィンドウ画面との２画面分の読出しアドレスを作
成していることになる。

なお、この発明は、上述の実施例に限定されることなく
、例えば、複数のウィンドウを形成する場合にも適用で
き、この場合には、各ウィンドウ分の先頭アドレスをセ
ットするたけて対処できる。

まな、表示画面を複数エリアに分割して、各エリアに異
なる画面のデータを表示する場合にも適用できる。

［発明の効果］ この発明によれば、１つのアドレス生成部により生成さ
れたアドレスに基づいて複数のアドレスを作成して、同
一表示画面上の複数エリアに異なる画面のデータを表示
でき、回路規模を小さくできるので、コストを引下げる
ことが可能となる。

【図面の簡単な説明】

第１図はこの発明の機能ブロック図、第２図は実施例の
ブロック構成図、第３図は第２図におけるアドレス生成
部５の詳細ブロック構成図、第４図は、第３図における
セレクタ５３の回路図、第５図は各種信号のタイムチャ
ートである。 １−・・ＣＰＵ、５−・・アドレス生成部、６−・−ウ
ィンドウ制御部、７−・・ビデオＲＡＭ、８・・・表示
制御部、９・・・表示部、 ５１゜ ５２・・・レジスタ、 ５３・・・セレ フタ、 ５４・・・フルアダー、 ５５゜ ５６・・・ラッチ。 特 許 出 願 人 カシオ計算機株式会社 第 図

Claims (1)

1. 【特許請求の範囲】 複数の表示エリアが形成された表示手段と、複数の記憶
   エリアを有し、これら各記憶エリアに上記各表示エリア
   に表示すべき異なる画面の表示データを個別に記憶する
   第１の記憶手段と、この第１の記憶手段上の各記憶エリ
   アに対応するパラメータを記憶する第２の記憶手段と 上記表示手段上の表示画面に対応する絶対アドレスを順
   次生成する生成手段と、 この生成手段にて生成された絶対アドレスに対応する表
   示エリアのパラメータを上記第２の記憶手段から読出し
   、このパラメータにより当該絶対アドレスを修飾してリ
   ードアドレスを作成する作成手段と、 この作成手段にて作成されたリードアドレスにより上記
   第１の記憶手段内の表示データを読出して上記表示手段
   に表示する表示制御手段と、を備えることを特徴とする
   表示制御装置。