JPS62243043A - メモリ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に係り、特に複数の回路からのメモ
リ駆動要求に対しメモリを駆動するメモリ駆り３回路に
関する。

〔発明の概要〕

表示メモリを無条件で外部回路でアクセスすると表示画
面がちらついてしまう。本発明は表示データのうちの属
性データを読出す時に外部回路からのアクセスを許可す
るとともに表示装置には直前の属性データを出力して、
画面のちらつきを低下させ、外部回路からアクセスに対
する応答を速くしている。

〔従　来　技　術〕

パーソナルコンピュータやワードプロセッサにはオペレ
ータに対し処理の要求や処理の結果を表示する表示装置
が必要である。

一般的には、これらの表示する為の表示データはビデオ
メモリに格納されており、ビデオ制御回路によって順次
読出されて表示装置で表示される。

従来、前述したビデオ制御回路は、例えばＣＲＴ等の表
示装置にビデオ信号を出力する時には常にビデオメモリ
をアクセスし、ビデオデータを読出している。しかしな
がら、表示の為のビデオメモリからの読出し動作中にプ
ロセッサからの表示データの書替え等が発生することが
ある。この場合には、（１）「プロセッサの処理即ち表
示データの書替え動作を一時停止させ、ＣＲＴ等の表示
のブランキング中に書替え動作を行う。Ｊ　、（２１ｒ
プロセッサの書替え動作を優先させ、表示データの読出
しを無視させる。」の２種類の方式がある。

〔発明が解決しようとする問題点〕

前述した従来の＋１）の方式はプロセッサの処理を一時
的に停止させるため、画面のちらつきはないが全体的に
処理時間が遅くなるという問題を有していた。また、（
２）の方式は、書替え動作中は、表示データの読出しを
無視するので、書込みデータや読出すデータが無条件で
表示装置に加わる。この為、その期間中、表示が変化し
、画面がちらつくという問題を有していた。

本発明は、前記問題点を解決するものであり、その目的
は画面のちらつきを低下させるとともに、プロセッサ等
の外部回路からのアクセスの停止を短くしたメモリ駆動
回路を提供することにある。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図である。

ｌは第１のデータと第２のデータを記憶する記憶手段、
２は第１のデータを一時的に格納し出力する第１の一時
記憶手段、３は第２データを一時的に格納し出力する第
２の一時記憶手段、４は制御手段である。

〔作　　　用〕

記憶手段１は制御手段４の制御によって第１のデータ並
びに第２のデータを順次繰り返し、第１の一時記憶手段
２と第２の一時記憶手段３に出力する。そして、第１の
一時記憶手段２、第２の一時記憶手段３は制御手段４よ
り加わる取込み信号によって前記記憶手段１より加わる
第１のデータ、第２のデータを取込むとともに図示しな
い回路に出力する。

外部回路より前記記憶手段にデータの格納要求が発生し
た時には、前記制御手段４は第１の一時記憶手段２への
第１のデータの格納を停止させる。

そして、制御手段４は外部回路より加わるデータを記憶
手段１に格納する制御を行い、記憶手段１は外部回路よ
り加わるデータを記憶する。

〔実　　施　　例〕

第２図は本発明の実施例の回路構成図である。

表示用メモリ５はアドレス端子とデータ端子とを有する
。セレクタ６の出力は表示用メモリ５のアドレス端子に
接続されており、外部回路（図示せず）より加わるアド
レスバスＡＢ、あるいはパルス発生回路８のパルスをカ
ウントする表示用カウンタ９の出力を選択して表示用メ
モリ５に加える。タイミング発生回路７にはパルス発生
回路８のパルスが加わっており、このパルスに同期して
後述する制御を行う。

外部回路より加わる書込要求ＷＲがタイミング発生回路
７に入力していない時には、タイミング発生回路７は、
セレクタ６に対し、表示用カウンタ９の出力を選択する
選択信号を加える。この信号によってセレクタは表示用
カウンタ９の出力を選択し表示メモリ５に加える。表示
メモリ５は、加えるアドレス値即ちこの場合には表示用
カウンタ９の値に対応した記憶内容をデータバスＳＤＢ
に出力する。

データバスＳＤＢにはラッチ回路１０．１１とデータバ
ッファ１２が接続されている。尚、前述した書込要求Ｗ
Ｒがタイミング発生回路７に加わっていない時にはデー
タバッファ１２はデータバスＳＤＢに対しオープン状態
である。表示用メモリ５には表示する為のコードデータ
とそのコードの表示状態を表すアトリビュートデータと
を記憶しており、例えば偶数アドレスにコードデータ、
奇数アドレスにアトリビュートデータを記憶している。

表示用カウンタ９の最下位アドレスビットは図示しない
がタイミング発生回路７に加わっており、タイミング発
生回路７はこの最下位アドレスビットが“０”の時には
ラッチ回路１０に取込クロックを出力し、“１”の時に
はラッチ回路１１に取込クロックを出力する。この繰り
返しによってランチ回路１０にはコードデータが、ラッ
チ回路１１にはランチ回路１０に格納されたコードデー
タのアトリビュートデータが格納される。

ランチ回路１０．１１の出力はビデオコントロール回路
１３に加わっており、ビデオコントロール回路１３は加
わるコードデータに対応したフォントを発生するととも
にアトリビュートデータに対応した処理を行い、ビデオ
信号としてＣＲＴディスプレイ１４に出力する。

表示用カウンタ９は前述したビデオ信号を発生するよう
に動作している。例えば、１文字が８×８ドツト表示が
横８０文字、縦２５文字で構成される時には、表示用カ
ウンタ９は１６０進カウンタ（下位）、８進カウンタ（
中位）、２５進カウンタ（上位）の順に接続されて構成
されており、１６０進カウンタ（下位）と２５進カウン
タ（上位）の出力が前述したメモリに加わる。

この表示用カウンタの構成により、表示用メモＩＪ　５
からは８回同じ行の８０文字に対する１６０データがラ
ンチ回路１０．１１に選択され格納される。

ビデオコントロール１３には図示しないが、前述した表
示用カウンタ９内の８進カウンタ（中位）の出力が加わ
っており、この値によって文字を構成するドツトの列が
選択され前述したフォントの中の列のドツトがビデオコ
ントロール１３よりビデオ信号として出力され、ＣＲＴ
ディスプレイ１４で表示される。

一方、外部装置より書込要求ＷＲが発生し、タイミング
発生回路７に加わった時にはタイミング発生回路７は表
示用カウンタ９の出力が偶数か奇数であるかを判別する
。表示用カウンタ９の出力が奇数となった時に書込許可
ＷＥを外部回路に出力するとともにデータバッファ１２
に対し、データバスＳＤＢにデータバスＤＢより加わる
データを出力する制御信号を加える。尚、書込要求ＷＲ
が加わった時にはラッチ回路１１には取込クロックはタ
イミング発生回路７より発生されることはない。図示し
ない外部回路は書込許可ＷＥを受信すると、データバス
ＤＢに書込データを出力する。

このデータはデータバッファ１２、データバスＳＤＢを
介して表示用メモリ５には加わり、タイミング発生回路
７より加わるクロックデータを取込む。この時、タイミ
ング発生回路７からセレクタ６に対し、アドレスバスＡ
Ｂを選択する信号が加わっており、表示用メモリ５に外
部回路から出力されるアドレス値がアドレス端子に入力
するので、表示用メモリ５に格納される外部装置から出
力されたデータは外部装置で指示されるアドレスのメモ
リに格納される。

以上述べたように、外部装置から書込要求ＷＲが加わっ
ていない時には順次コードデータとアトリビュートデー
タが読出されてラッチ回路１０゜１１を介してビデオコ
ントロール１３に加わり、それに対応したフォントが発
生し、ビデオ信号として出力されてＣＲＴディスプレイ
１４で表示される。そして、外部装置から書込要求ＷＲ
が加わった時にはコードデータは読出されたラッチ回路
１０を介してビデオコントロール１３に加わる。

アトリビュートデータは取込クロックが加わらないので
、直前のデータのままでビデオコントロール１３に加わ
る。なぜならばこの時に外部回路からのデータが表示用
メモリ５に書込まれるからである。

一般的にアトリビュートデータは文字単位即ち１個のコ
ードデータ単位で変化することは少ないので、ビデオコ
ントロール１３より出力されるビデオデータへの影響も
少なく、ちらつきの少ない表示画面となる。また、順次
コードデータ、アトリビュートデータの順で読出してい
るので、外部回路から書込要求が発生しても、コードデ
ータを読出す時間だけ遅れて書込許可ＷＥが出力され、
−画面文の続出終了後まで書込みができないような事は
ない。

以上、本発明の実施例を用いて説明したが本発明は外部
回路からの書込みに対してばかりでな（、読出しに対し
ても同様に、データバッファ１２を双方向にし、方向制
御信号を加えることにより行うことが可能である。

〔発明の効果〕

以上、述べたように本発明は表示メモリにデータの書込
要求が発生した時に、アトリビュートデータの読出し期
間を書込み期間に割当てるとともにアトリビュートデー
タをランチ回路で記憶して直前のデータを使用するので
、本発明によれば画面のちらつきを低下させるとともに
、プロセッサ等の外部回路からのアクセスの停止を短く
したメモリ駆動回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の実施例の回路構成図である。 １・・・記ｊＱ手段、 ２・・・第１の一時記憶手段、 ３・・・第２の一時記憶手段、 ４・・・制御手段、 ５・・・表示用メモリ、 ６・・・セレクタ、 ７・・・タイミング発生回路、 １０．１１・・・ラッチ回路。 特許出願人　　　カシオ計算機株式会社津４套朗の原理
却Ｖへ図 第１図

Claims (2)

【特許請求の範囲】
1. （１）第１のデータと第２のデータとを記憶する記憶手
   段と、 前記第１、第２のデータを順次読出して一時的に格納す
   るとともに出力する第１、第２の一時記憶手段と、 外部装置より前記記憶手段が駆動された時には、前記第
   １の一時記憶手段あるいは第２の一時記憶手段の少なく
   とも一方の格納動作を停止させる制御手段とを有するこ
   とを特徴とするメモリ駆動回路。
2. （２）前記第２のデータは文字コードデータであり、 前記第２のデータは前記文字コードデータの属性を表す
   アトリビュートデータであることを特徴とする特許請求
   の範囲第１項記載のメモリ駆動回路。