JPS61188584A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ技術分野 この発明は、画素情報記憶部に記憶されている画素情報
をＣＲＴ等の表示器に表示する画像表示装置に関する。

山）従来技術とその欠点 この種の画像表示装置は、通常順次走査方式を採用して
おり、表示画面に・ビットパターンで対応する画素情報
記憶部を、備えている。画面アドレスは一般に水平カウ
ンタと垂直カウンタとで構成される画面アドレス生成回
路によって生成され、その画面アドレスはそのまま゛画
素情報記憶部のア、ドレスとしている。部ち、従来は画
面アドレス生成回路で生成される画面アドレスをそのま
ま画素情報記憶部のアドレスとして利用していた。　　
ぐ第４図は上記従来の画像表示装置のアドレッシング方
法を説明する図である。ｌは画面アト・レスカウンタで
あり、画面アドレス生成回路に含まれる。２は画素情報
記憶部、′３は表示画面を示している。図において、今
、画面アドレスカウンタ１の内容が２０点（Ｘ、ｏ　、
　Ｙｏ　）を示すとすれば、画面アドレスカウンタ１の
水平カウンタ値はＸｏ、垂直カウンタ値はＹｏである。

よって画面のＰ。点に出力される情報、は、画素情報記
憶部２のＸｏ、ｙｏのアドレスで示される番地の内容と
なる・ところで、今日の画像表示装置では、視覚情報と
して多くの情報を一つの場所で統括的に管理することが
要求されるようになっているが、このような場合、一つ
の画面を複数個に分割して、各画像処理に対する結果を
出力したり、画面情報を画面内で高速に移動させたいこ
とがしばしば発生する０例えば、今、第５図に示すよう
に第１百面〜第４画面の４つの画面記憶部がそれぞれ画
素情報記憶ブロックとして存在する場合を考える。第１
画面〜第４画面の４つの画面のうち任意の１画面のみを
画面に表示しようとするのは極めて簡単である。しかし
、上記４画面内の破線で示した情報のみを第６図に示す
ように指定された場所に出力しようとする場合には、画
面を構成する各画面の境界条件を常に演算して画面を切
り換えるか、或いは別に表示バッファのように画面情報
を＆［ｊｌて出力する手段が必要となり、ハードウェア
上複雑になるとともにソフト上の処理も難しく、さらに
スピードが低下するという不都合があった。

（Ｃ１発明の目的 この発明の目的は、複数の画素情報記憶ブロックと画面
アドレス生成回路との間に画面アドレス生成回路で生成
された画面アドレスを修飾するアドレス変換用メモリを
設けることによって、簡単に且つ高速にしかもハード上
、ソフト上の負担を重くすることなく多重画面の表示や
その高速移動、変換を行うことのできる画像表示装置を
提供することにある。

（ｄ）発明の構成 第１図はこの発明の構成を概念的に示す図である。

同図（Ａ）に示すように画面アドレスカウンタ１で生成
された画面アドレスはＲＡＭで構成されるアドレス変換
部４へ出力される。アドレス変換部４は合計４つの画素
情報記憶ブロック５〜８のブロックアドレス（Ｚアドレ
ス）、およびそのアドレスの記憶ブロック内の画素情報
記憶アドレス（Ｘ、Ｙアドレス）を出力する。即ち、画
面アドレスは従来の表示装置のように画素情報記憶部の
アドレスを直接指定するのではなく、アドレス変換部４
を介して間接的に指定する。アドレス変換部４は画面ア
ドレスを修飾する手段である。第１図（Ｂ）を参照して
アドレス変換部４の作用をより詳細に説明する。

今、画面アドレスカウンタの内容が画面上のＰ。点（ｘ
ｏ　、　ＹＯ）を示したとすれば、画面アドレスカウン
タの内容が水平カウンタＸ、、垂直カウンタＹ０である
からこのカウンタの値がアドレス変換部４のメモリアド
レス情報となる。アドレス変換部４は画面アドレスによ
って指定されたアドレスに記憶しているデータを、画素
情報記憶ブロックに対するアドレスデータとして出力す
る。

その内容は画素情報記憶ブロック５〜８のいずれかのブ
ロックのアドレス（Ｚアドレス）、およびそのアドレス
の記憶ブロック内の画素情報記憶アドレス（Ｘ、Ｙアド
レス）である。したがって、例えばアドレス変換部４の
入力情報がＸｏ　、　Ｙ。

のとき、そのアドレスに記憶されているデータがＸ＋　
、Ｙ＋　２Ｍ＋であるとすれば、画面２０点には第１画
面ＸＩ、ＹＩの画素情報が出力される。

またアドレスＸ（１，ＹＯの位置のデータがＸ３＋Ｙ、
、Ｍ、であるとすれば、画面２０点には第３画面のＸｓ
、Ｙｘの画素情報が出力される。このため、アドレス変
換部４の記憶データを設定、変更するだけで任意の画面
アドレスに任意の画素情報記憶ブロックのデータを簡単
に出力することができる。

（ｅ）発明の効果 以上のようにこの発明によれば、表示画面のアドレスを
規定する画面アドレスを、アドレス変換用メモリによっ
て修飾して複数の画素情報記憶ブロック内の任意の画素
情報を取り出すようにしているために、アドレス変換用
メモリの記憶データを制御するだけで多重画面を節単に
表示することができるとともに、その表示制御も極めて
高速に行うことができる。また、表示制御のためのハー
ド、ソフト上の負担が大きくならないという利点もある
。

（ｆ）実施例 第２図はこの発明の実施例である画像表示装置のブロッ
ク図、第３図は同表示装置のタイミングチャートをそれ
ぞれ示す。

同期回路１０からは垂直同期信号、水平同期信号、クロ
ックが出力され、水平カウンタ１１に対してクロック、
インヒビット信号として使用する水平同期信号およびリ
セット信号として使用する垂直同期信号が出力される。

また垂直カウンタ１２に対してはリセット信号として使
用する垂直同期信号か出力される。制御ＣＰＵ１３から
はアドレス情報がマルチプレクサ１４．１５に出力され
る。マルチプレクサ１４は制御ＣＰＵ１３からのセレク
ト信号ＳＥＬ　１によって制御ＣＰＵ１３がらのアドレ
ス情報かカウンタ１１，１２からのアドレス情報（画面
アドレス）を選択してアドレス変換テーブルＲＡＭ１９
に出力する。このアドレス変換テーブルＲＡＭ１９は本
発明のアドレス変換用メモリを構成している。アドレス
変換テーブルＲＡＭ１９の出力データは同期回路１ｏが
ら出力されるクロックに同期してラッチ回路２ｏでラッ
チされ、マルチプレクサ１５に導かれる。マルチプレク
サ１５は制４１１ＣＰＵ１３からのセレクト信号５ＥＬ
２に基づいて制御ＣＰＵＩ　３からのアドレス情報か、
ランチ回路１７からのアドレス情報を選択する。マルチ
プレクサ１５の出力は画素メモリ１６（第１図に示す画
素情報記憶ブロック５〜８で構成される）のアドレス情
報として出力される。画素メモリ１６の出力はシフトレ
ジスタ１７でシリアルデータに変換され、垂直同期信号
、水平同期信号に同期してＣＲＴ１８に供給される。リ
フレッシュカウンタ２１はＣＲＴ１８の表示画面を固定
するために設けられている。

上記の構成でアドレス変換テーブルＲＡＭ１９にアドレ
ス変換用のデータを書き込むときには、そのＲＡＭ１９
を書き込みモードに設定するとともにマルチプレクサ１
４を制御して制御ＣＰＵｌ３からアドレス情報をアドレ
ス変換テーブルＲＡＭ１９に供給する。また、画素メモ
リ１６に画像データを書き込むときには、画素メモリ１
６を書き込みモードに設定するとともに、マルチプレク
サ１５を制御して制御ＣＰＵＩ　３からアドレス情報が
画素メモリ１６に供給されるようにする。一方、水平カ
ウンタ１１を一つ進めて画面アドレスを変更したときに
はマルチプレクサ１４’、１５の入力端子をＢからＡに
切り模本てアドレス変換テーブルＲＡＭ１９に対してカ
ウンタ１１．１２からアドレス情報が記憶されるように
し、また画像メモリ１６に対してはラッチエアの出力が
アドレス情報として供給されるようにする。このように
制御することにより、制御ＣＰＵ１３によってアドレス
変換テーブルＲＡＭ１９のアドレス変換用データを書き
替えるだけで高速にＣＲＴ１８に多重画面を表示するこ
とができる。

【図面の簡単な説明】

第１図（Ａ、）、　　（Ｂ）はこの発明の構成を概念的
に説明する図である。第２図はこの発明の実施例である
画像表示装置のブロック図、第３図は同表示装置のタイ
ミングチャート、１．第４図は従来の画像表示装置のア
ドレッシング方法を説明する図、第５図は４個の画素情
報記憶ブロックの例を示す図、第６図は上記４つの画面
を多重化するときの方法を説明する図である。 １一画面アドレスカウンタ、２一画素情報記憶部、３−
表示画面、 ４−アドレス変換部（アドレス変換用メモリ）、５〜８
一画素情報記憶ブロック。

Claims (1)

【特許請求の範囲】
1. （１）画面アドレスを生成する画面アドレス生成回路と
   、画素情報を記憶する複数の画素情報記憶ブロックとを
   有する画像表示装置において、前記画面アドレス生成回
   路と前記画素情報記憶ブロックとの間に配置され、前記
   画面アドレス生成回路で生成される画面アドレスに対応
   する記憶位置に、前記画素情報記憶ブロックのアドレス
   とそのアドレスの記憶ブロック内の画素情報記憶アドレ
   スとを記憶するアドレス変換用メモリを備えることを特
   徴とする画像表示装置。