JPS6220548B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はパターンリフレツシユメモリを備えた
ラスタースキヤン方式のデイスプレイ装置に係
り、なかでもパターンリフレツシユメモリが揮発
性の半導体メモリで構成されている場合のメモリ
リフレツシユに関する。

英数字、漢字などの文字や図形をブラウン管上
に表示するデイスプレイ装置は、パターンリフレ
ツシユメモリに記憶したこれら文字や図形をフレ
ーム周波数周期で繰返し表示する。ここで、パタ
ーンリフレツシユメモリは、文字や図形の発生部
の発生速度と表示部の表示速度の違いをバツフア
リングして整合させる働きをしている。このパタ
ーンリフレツシユメモリは、通常（ヨコ）1.024
ビツト×（タテ）512ビツト＝32KW（1W＝16ビ
ツト）ぐらいの容量となるので、最近大容量化、
低価格化のいちじるしい半導体メモリ、なかでも
ダイナミツクランダムアクセスメモリ（以降Ｄ、
RAMと記す）が一般に使用される。Ｄ、RAMは
その記憶内容が放電によつて失なわれるのを防ぐ
ためにメモリリフレツシユが必要で、標準の16K
ビツトのＤ、RAMの場合２ｍsec周期で128ケの
ローアドレスのリフレツシユが行なわれる。この
メモリリフレツシユの必要性がデイスプレイ装置
におけるデータの書込みと表示読出しの制御を複
雑なものにしている。

すなわち、従来はパターンリフレツシユメモリ
の表示読出し時にパターンリフレツシユメモリを
構成するすべてのＤ、RAMの128ケのローアドレ
スがリフレツシユ周期以内に必らず１回はアクセ
スされるように構成して特別なリフレツシユ制御
を行なわない方法や、データ転送時間をリフレツ
シユ周期より十分短くする方法がとられている。

本発明は、このメモリリフレツシユ制御を簡単
化する方式を提供するもので、加えてデイスプレ
イ装置を制御する中央制御装置（以下CPUと記
す）の処理プログラムにおいて、パターンリフレ
ツシユメモリとのデータ転送命令実行中に、より
レベルの高い回線制御などの優先処理プログラム
の起動要求割込みが発生した場合においても、パ
ターンリフレツシユメモリのリフレツシユ制御を
意識する必要のないメモリリフレツシユ制御方式
を提供するものである。

以下本発明の一実施例を図面に基づいて説明す
る。第１図は本発明を説明するための典形的なデ
イスプレイ装置の構成を示すブロツク図である。
パターンリフレツシユメモリ１は、表示データを
一時記憶しておくためのメモリで、ワード単位に
読出されたデータ１００は、並直列変換回路２
で、並直列変換され、同期発生回路３からのクロ
ツク信号１０１でシリアル信号として読出される
と同時に同期信号１０２を混合されて、ブラウン
管４にビデオ信号１０３として入力され表示され
る。表示制御回路５は同期発生回路３からの同期
信号１０２とクロツク信号１０１とによりパター
ンリフレツシユメモリ１のアドレスクロツク１０
４ａとメモリ起動要求信号１０５ａとを発生し、
アドレスカウンタ６とメモリ制御回路７へ入力す
る。アドレスカウンタ６はアドレスレジスタ８に
より読出し開始アドレスをロードされ、表示制御
回路５からのアドレスクロツク１０４ａで更新さ
れるメモリアドレス１１０を生成する回路であ
る。

次に、パターンリフレツシユメモリ１にCPU
１０から文字パターンを書込む場合を説明する。
CPU１０からの文字データは、インターフエー
ス１１を経由したデータ転送開始コマンド信号１
０９がコントロールバス２０からダイレクトメモ
リアクセス（以下DMAと記す）制御回路９に送
出され、DMA制御回路９がコントロールバス２
０に返送するデータ転送要求信号１０６に従つて
パターンリフレツシユメモリ１に書込まれる。
DMA制御回路９は、CPU１０への次のデータの
データ転送要求信号１０６、アドレスクロツク１
０４ｂおよびメモリ起動要求信号１０５ｂをそれ
ぞれインターフエース１１、アドレスカウンタ
６、メモリ制御回路７へ送出する。

メモリ制御回路７は通常のメモリ起動要求信号
１０７の発生とリフレツシユ要求信号１０８の発
生を制御する。リフレツシユ要求信号１０８はパ
ターンリフレツシユメモリ１の動作状態によつて
次の２つのモード別にそれぞれ発生される。すな
わち(イ)CPU１０からパターンリフレツシユメモ
リ１へのデータ書込みまたは読取りのようなデー
タ転送を行なつている期間（データ転送リフレツ
シユモード）と、(ロ)パターンリフレツシユメモリ
１へのデータ転送が行なわれていない場合（表示
リフレツシユモード）とに分けてリフレツシユ制
御をする。

このようにすることによつて、転送データのワ
ード数や転送速度に影響を受けにくいメモリリフ
レツシユが行え、しかもリフレツシユ周期より十
分短かい周期の水平同期信号の帰線期間に分散さ
せてメモリリフレツシユを行なうことによつて制
御回路を簡単にできるなどの効果がある。

第２図は前述のリフレツシユ動作のタイミング
を示す図で、第２図ａはデータ転送リフレツシユ
モードを、第２図ｂは表示リフレツシユモードの
場合を示している。第２図ａにおいて、データ転
送開始コマンド信号１０９が立上ると、データ転
送要求信号１０５がDMA制御回路９からインタ
ーフエース１１に返送され、CPU１０のメモリ
から直接データがパターンリフレツシユメモリ１
のデータバス１９上に出力される。このときメモ
リアドレス１１０はすでに書込み開始アドレスと
してアドレスレジスタ８に設定ずみである。デー
タ転送要求信号１０６の立下りでメモリ起動要求
信号１０５ｂは出力され、メモリ制御回路７のド
ライバーを経てメモリ起動要求信号１０７として
パターンリフレツシユメモリ１に印加され、デー
タバス１９上のデータを書込む。この書込みサイ
クルが完了すると、続いてリフレツシユ要求信号
１０８がパターンリフレツシユメモリ１に送られ
て、リフレツシユを行なう。以上のように、デー
タ転送リフレツシユモードにおいては、DMA制
御回路９による１ワードデータ転送毎に１回のリ
フレツシユを行なう。

第２図ｂは表示リフレツシユモードのタイミン
グチヤートで、水平同期信号１１２の帰線期間１
１１に３回のリフレツシユを行なう様子を示して
いる。１０４ａは表示読出しのアドレスクロツク
で、メモリアドレス１１０を更新すると同時に、
パターンリフレツシユメモリ１のアドレスセツト
アツプ時間だけ遅れたメモリ起動要求信号１０５
ａ，１０７でパターンリフレツシユメモリ１を読
出す。メモリリフレツシユは水平同期信号１１２
の帰線期間１１１の間に複数回（第２図ｂでは３
回）行われる。

このデータ転送リフレツシユモードと表示リフ
レツシユモードの切換えは、インターフエース１
１のコマンドレジスタから出力されるデータ転送
開始コマンド信号１０９で行なわれる。第３図は
この様子を示すメモリ制御回路７のリフレツシユ
要求信号発生部のブロツク図であり、第４図はそ
の動作タイミングチヤートである。データ転送開
始コマンド信号１０９が“Ｌ”となつて表示リフ
レツシユモードになると、この信号は水平同期信
号１１２の立上りでラツチ１２にラツチされ、そ
の出力と水平同期信号１１２はアンドゲート１
３でゲートされて、トリガ信号１１３を発生す
る。このトリガ信号１１３はリフレツシユパルス
列発生回路１５によつて３ケのリフレツシユパル
スを発生させ、このリフレツシユパルスはオープ
ンコレクタ形ドライバ１７からリフレツシユ要求
信号１０８として出力される。一方、データ転送
開始コマンド信号１０９が“Ｈ”の場合は、メモ
リ起動要求信号１０５ｂをアンドゲート１４を通
して遅延パルス発生回路１６に加え、メモリサイ
クル時間ｔだけ遅れたリフレツシユ要求信号１０
８を発生する。ドライバ１８は１７と同じもので
ある。以上のようにして、リフレツシユを制御す
る。

このリフレツシユ方式の問題点は、パターンリ
フレツシユメモリ１にデータを転送中に回線制御
などの、より優先順位の高い処理プログラムの起
動要求割込みが発生した場合に生じる。すなわ
ち、インターフエース１１のコマンドレジスタに
データ転送コマンドがセツトされた状態で、
CPU１０の制御が他のインターフエースに移つ
てしまい、CPU１０の制御が高レベルプログラ
ムの処理が完了するまでDMA転送を実行中の上
記インターフエース１１に帰らない状態が生じ
る。その結果すでにデータ転送が終了しているに
もかかわらず、コマンドレジスタからのデータ転
送開始コマンド信号１０９が出力されたままにな
つているので、もしも第５図に示すように復帰ま
での時間Trが、パターンリフレツシユメモリ１
のリフレツシユ周期である２ｍsecより長いとメ
モリの内容が消えるという不都合を生じる。実際
高レベルの処理プログラムの起動、復帰などのモ
ニタープログラムや処理プログラムの実行時間が
リフレツシユ周期を越えることはめずらしいこと
ではない。第５図はこの様子をタイミングチヤー
トにしたものである。データ転送開始コマンド信
号１０９がセツトされ、データ転送要求信号１０
６によつてデータの転送が行なわれている途中
に、高レベル割込みが発生し、CPU１０の制御
が高レベルプログラムに移つた状態を示してい
る。第５図のTrの時間帯はリフレツシユ要求信
号１０８が出力されないので、前述の問題が生じ
るのである。言い換えれば、オンライン接続で、
データを受信しながら文字を表示するようなデイ
スプレイ装置を想定すると、パターンリフレツシ
ユメモリ１への文字パターンを転送中に高レベル
割込みであるオンライン処理要求が発生して、パ
ターンリフレツシユメモリ１のメモリリフレツシ
ユに支障をきたし、表示画面の文字が消失する場
合がある。

第６図は前述の高レベル割込みによる優先処理
の問題を解決するための一実施例である。第７図
は、第６図の信号のタイミングチヤートである。
データ転送に先立つてCPU１０はインターフエ
ース１１のデータバス１９にこれから転送するワ
ード数を出力し、これをワードカウンタ２１に初
期設定する。次にCPU１０はDMA転送を起動す
る。すなわち、インターフエース１１のコントロ
ールバス２０からデータ転送開始コマンド信号１
０９を出力し、データバス１９上にはCPU１０
の該当メモリの内容が出力される。データ転送要
求発生回路２２は、データ転送開始コマンド信号
１０９でトリガされて、データ転送要求信号１０
６をインターフエース１１に返送し、データバス
１９上に次のメモリデータを出力するよう要求す
る。ワードカウンタ２１はダウンカウンタでデー
タ転送要求信号１０６で−１され、ワードカウン
タ２１が“０”になると転送終了信号１１４を発
生する。リフレツシユ制御信号１１５はＳ―Ｒラ
ツチ２３の出力で、第７図に示すようにデータ転
送開始コマンド信号１０９の立上りでセツトさ
れ、転送終了信号１１４の立下りでセツトされ
る。このデータ転送リフレツシユ制御信号１１５
は第３図のラツチ１２のＤ入力に信号１０９の代
りに入力されて、リフレツシユ要求信号１０８を
発生する。第７図から明らかなようにこのリフレ
ツシユ要求信号１０８は、高レベル割込みがデー
タ転送途中に発生し、CPU１０の実行権が高レ
ベルプログラムに移つて、高レベルプログラムの
実行が終了した後、データ転送コマンド信号１０
９が落される場合においても、データ転送終了信
号１１４によつてリフレツシユ制御信号１１５が
リセツトされてメモリリフレツシユモードが表示
リフレツシユモードに切換えられるので、完全な
リフレツシユが行なわれる。

以上の説明で明らかなように、本発明によれ
ば、Ｄ、RAMで構成されたパターンリフレツシ
ユメモリのリフレツシユを簡単な制御回路で実現
することができ、しかもCPUのプログラムがリ
アルタイム処理のような優先処理を含む場合にお
いても、パターンリフレツシユメモリのリフレツ
シユを意識しない自由なデータ転送を可能とする
ものである。

【図面の簡単な説明】

第１図はデイスプレイ装置の構成を示すブロツ
ク図、第２図はパターンリフレツシユメモリのメ
モリリフレツシユ制御のタイミングチヤートを示
し、ａはDMAデータ転送時のリフレツシユタイ
ミングチヤート、ｂは表示時のリフレツシユタイ
ミングチヤート、第３図はメモリ制御回路のリフ
レツシユ要求信号発生部のブロツク図、第４図は
第３図の動作を示すタイミングチヤート、第５図
は優先処理割込みが発生した場合のメモリリフレ
ツシユ動作を示すタイミングチヤート、第６図は
優先処理割込み対策を考慮したリフレツシユ要求
信号発生回路図、第７図はそのタイミングチヤー
トである。 １…パターンリフレツシユメモリ、３…同期発
生回路、４…ブラウン管、５…表示制御回路、６
…アドレスカウンタ、７…メモリ制御回路、８…
アドレスレジスタ、９…DMA制御回路、１０…
CPU、１１…インターフエース、１２…ラツ
チ、１５…リフレツシユパルス列発生回路、１６
…遅延パルス発生回路、１９…データバス、２０
…コントロールバス、２１…ワードカウンタ、２
２…データ転送要求発生回路、２３…Ｓ―Ｒフリ
ツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ 揮発性半導体メモリ素子で構成されたパター
   ンリフレツシユメモリと、前記パターンリフレツ
   シユメモリにデータを転送する手段と、前記パタ
   ーンリフレツシユメモリへ転送されたデータを表
   示するラスタースキヤン方式の表示手段とを具備
   するデイスプレー装置において、前記データ転送
   手段によつてパターンリフレツシユメモリにデー
   タ転送中は１ワードデータの転送毎に１回のメモ
   リフレツシユを行なうデータ転送リフレツシユモ
   ードと、パターンリフレツシユメモリがデータ転
   送を行つていない場合は、前記表示手段の水平同
   期信号の帰線期間に複数回のメモリリフレツシユ
   を行なう表示リフレツシユモードとの２通りのリ
   フレツシユ動作を時分割して行なう手段と、前記
   パターンリフレツシユメモリのデータ転送終了を
   検知する手段とを設け、前記２通りのリフレツシ
   ユ動作を前記データ転送手段のデータ転送開始時
   にデータ転送リフレツシユモードに切換えるとと
   もに前記データ転送終了検知手段によつてパター
   ンリフレツシユメモリへのデータ転送終了時に表
   示リフレツシユモードに復帰せしめるようにした
   ことを特徴とするデイスプレイ装置のメモリ制御
   装置。