JPS5837098Y2 - 表示制御装置 - Google Patents

Description

【考案の詳細な説明】 本考案はダイナミックＩＣメモリに記憶された情報を並
列に読み出し且つこれを直列化して所定の装置に伝送し
て表示するための表示制御装置に関する。

ビテ゛オ信号を陰極線管（以下単にＣＲＴと称す）に伝
送した所定のビデオパターンを該ＣＲＴに表示するよう
なシステムでは、前記ビデオ信号をメモリに記憶・させ
ておいて帰線時間等に該メモリよりＮビット（Ｎは自然
数）分の前記ビデオ信号を一旦Ｎビットシフトレジスタ
にセットし、さらに所定のタイミングで該Ｎビットシフ
トレジスタにセットされたビテ゛オ信号を直列に読み出
しビデオアンプ等を介してＣＲＴのビームに輝度変調を
与えることにより前記所定のビテ゛オパターンを得るの
が一般的である。

このようなシステムにおいて使用するメモリとしては、
消費電力が少なくしかも記憶容量当りのコストが低い大
容量ダイナミックＩＣ（ＭＯＳ）メモリを利用するのが
最も経済的である。

然しながらダイナミックＩＣメモリを利用する場合、メ
モリの記憶内容が一定時間経過後に消滅してしまうとい
う性質を有しているので、通常その一定時間を経過する
以前に同じ記憶内容を再書き込みしなければならない。

この再書き込みは−般にリフレッシュ動作と呼ばれメモ
リに付加された回路によって周期的且つ自動的に行なわ
れる。

このリフレッシュ動作は極めて短時間のうちに行なわれ
るが、前述したシステムにおいてビテ゛オ信号を高速で
読み出す必要がある場合にはそのリフレッシュ動作が障
害となって良質なビデオパターンが得られなくなったり
、また時には全く無意味なビテ゛オパターンが現われて
しまうという問題を生ずる。

これはリフレッシュ動作中ダイナミックＩＣメモリに対
する外部からのアクセスが一旦保留（待ち）されるから
であり、従って該メモリに対するアクセスタイムがビデ
オ信号を持った情報の１ブロック周期（前述したシステ
ムの例によればＮビットシフ１〜レジスタにセットされ
た並列情報がＮビットをシフトする時間と帰線時間の和
）と等しくなるような高速動作においてリフレッシュ動
作が割り込むとダイナミックＩＣメモリからの情報をＮ
ビットシフトレジスタにセットすることは不可能になる
。

従って本考案の目的はダイナミックＩＣメモリより記憶
内容を並列−直列変換したビデオ信号（以下単に情報と
称す）として伝送する、陰極線管によるビデオパターン
表示システムにおける前述の問題点を解決する表示制御
装置を提供することでありさらにはこの表示制御装置を
安価で且つ簡単な公知の装置を用いて実現しようとする
ものである。

上記目的に従い本考案は、リフレッシュ動作を伴うダイ
ナミック型メモリと、該ダイナミック型メモリに記憶さ
れた情報を、バッファを介して、並列に取出してロード
するシフトレジスタとを含み、該シフトレジスタにロー
ドされた並列情報を直列情報に変換して読み出し且つ前
記情報がビテ゛オ信号からなり前記の読み出しによって
ビテ゛オパターンを陰極線管に表示する表示制御装置に
おいて、前記ダイナミック型メモリと前記シフトレジス
タとの間に接続される前記バッファがランダムアクセス
メモリからなり、前記ダイナミック型メモリをアクセス
するメモリアドレスカウンタを備え、該メモリアドレス
カウンタはその下位数ビットを共用して書込みアドレス
カウンタを共有し、該書込みアドレスカウンタによって
該ダイナミック型メモリに記憶された前記並列情報を前
記ランダムアクセスメモリに書き込むべきアドレスを指
定し、さらに読出しアドレスカウンタによって指定され
た前記ランダムアクセスメモリのアドレスに記憶された
前記並列情報を前記シフトレジスタにロードしたのち該
シフトレジスタより前記直列情報を得、且つ前記読出し
アドレスカウンタは、前記ランダムアクセスメモリから
前記並列情報を前記シフトレジスタにロードし始めるタ
イミングを、前記書込みアドレスカウンタが前記ダイナ
ミック型メモリに記憶された前記並列情報を前記ランダ
ムアクセスメモリに書き込み始めるタイミングに対し、
前記ダイナミック型メモリに記憶された前記情報を全て
アクセスし終える迄に該ダイナミック型メモリにおいて
実行される前記リフレッシュ動作の回数に相当する分だ
け、遅らせることを特徴とするものである。

以下図面に従って本考案を説明する。

第１図は並列情報を記憶するメモリから直列情報を得る
場合の一般的な構成を示すブロック図である。

本図において１１はメモリ、１２はシフトレジスタであ
る。

ビデオパターンをＣＲＴ（図示せず）に表示するような
システムでは、ＣＲＴのビームの帰線時間中に、メモリ
１１に記憶されたＮビットの並列情報をＮビットのシフ
トレジスタ１２にセットし、該シフ）・レジスタ１２か
らの直列化された情報をビテ゛オ信号としてＣＲＴに供
給する。

メモリ１１としてダイナミックＩＣメモリを利用する場
合が多いが、この場合前述したようなリフレッシュ動作
を行なう時間も考慮しなければならない。

従って、ビテ゛オ信号を高速にＣＲＴに送る必要がある
場合には、メモリ１１をアクセスする時間が短くなって
リフレッシュ動作を行なう時間が無視し得なくなる。

この結果、リフレッシュ動作が割り込む期間メモリ１１
のアクセスか゛出来なくなり１回のリフレッシュ動作が
完了するのを待たなければ（アクセス待ち）ならない。

メモリ１１のアクセスを所定のタイミングに対し１回遅
らせれば正規のビデオ信号が正規のタイミングで送出さ
れないことは明らかでありＣＲＴに所望のビテ゛オパタ
ーンを得ることが出来なくなる。

この問題を解決する基本的な考え方としてバッファがあ
り、例えば゛第１図のシフトレジスタを複数段設はビデ
オ信号を読み出す前に複数個の並列情報を早目に前記複
数段のシフトレジスタにセットしておく方法が考えられ
る。

これを具体的に表わしたのが第２図である。

ただしシフトレジスタを４段設けた場合を示す。

本図においてＳｌ、Ｓ２゜Ｓ３およびＳ４が４段のシフ
トレジスタであり、ダイナミックＩＣメモリ１１からの
並列情報ＰＩ、Ｐ２゜Ｐ３・・・・・・Ｐｎがそれぞれ
書込み切替回路２１によってシフトレジスタＳ１．Ｓ２
．Ｓ３およびＳ４に振り分けられてセットされる。

一方ビデオ信号である直列情報は、読み出し切替回路２
２を介しシフトレジスタＳ１．Ｓ２．Ｓ３およびＳ４に
セットされている並列情報を順次読み出すことによって
得られる。

ここでダイナミックＩＣメモリにリフレッシュ動作が含
まれる場合の動作シーケンスを第３図において説明する
。

本図においてＷｌ、Ｗ２．Ｗ３．Ｗ４はシフトレジスタ
Ｓ１．Ｓ２．Ｓ３．Ｓ４に情報を書き込むタイミング、
Ｒ，、Ｒ２，Ｒ，、Ｒ４はシフトレジスタＳｌ。

Ｓ２．Ｓ３．Ｓ４より情報を読み出すタイミング、ＲＦ
はノフレッシュ動作が割り込むタイミング、Ｐｉ。

Ｐ２．Ｐ３・・・・・・は個々の（１ライン分の）ビデ
オ情報である。

第３図のタイミング図より明白なように、ノフレッシュ
動作のＲＦの割り込みがあっても常に任意のビデオ情報
Ｐｋの書き込みが該情報Ｐｋの読み出しに先行し、ビテ
゛オ信号はＲＦの有無に関係なく連続的に伝送される。

ただし全ビデオパターンを表示するうち何回ＲＦが存在
するかを予め計数しその回数に基づいてシフトレジスタ
の数を定めなけれは゛ならない。

従って第３図の例のように、ＲＦの発生タイミングが（
Ｐ、〜Ｐ６）、（Ｐ７〜Ｐ１□）毎に生じたとしまたシ
フＩ・レジスタの数が４個しかないと情報Ｐ１３の伝送
（第３図中最下段のタイミングｔ１５）において読み出
しが書き込みに追いついてしまうことになる。

然しなから、前述したバッファを複数段のシフトレジス
タによって構成したとすると、メモリから書き込み切替
回路２１を介して個々のシフトレジスタに並列情報をセ
ットするためのクロックと、読出し切替回路２２を介し
て直列情報を得るためのシフトクロックとの配分が複雑
化し、この傾向は高速動作になればなる程顕著となる欠
点があり、またシフトレジスタの数が多くなることも経
済性の面で好ましくないという欠点がある。

本考案は第３図の構成における前述の諸欠点を改善すべ
く、シフトレジスタは一段としバッファとして小容量の
高速ランダムアクセスメモリ（以下単にＲＡＭと称する
）を用いることとした。

この構成の一例を第４図に示す。

本図において４０が本考案に基づき挿入されたＲＡＭで
あり、４１が１組のシフトレジスタである。

さらに４２はメモリ１１からの並列情報を一旦記憶して
おくべきアドレスをＲＡＭ上において指定するための書
込みアドレスカウンタであり、４３はＲＡＭ４０に記憶
されている並列情報を読み出しシフトレジスタ４１にセ
ットする際、その並列情報のアドレスを指定する読出し
アドレスカウンタで゛ある。

また４４はメモリ１１のアドレスを指定するメモリアド
レスカウンタである。

なお、第４図においては書込みアドレスカウンタおよび
゛メモリアドレスカウンタをそれそ゛れ参照番号４２お
よび４４として独立の構成要素である如く表示している
が、これは各カウンタの機能を明示するためであって実
際のハードウェアとしてはメモリアドレスカウンタの下
位数ビットを共用して書込みアドレスカウンタとする。

第４図中、４２と４４のブロックを点線で仕切ったのは
その意味である。

なお、下位何ビットを共用するかは、ランダムアクセス
メモリ４０に対してアクセス可能なアドレス数によって
定める。

ここでＲＡＭ４０が８ワードの記憶容量を持つ場合につ
いてＲＡＭ書込みアドレスを指定するための動作シーケ
ンスの一例を第５図のダイアダラムに示す。

本図において、左端の欄には上からメモリサイクル、１
１（メモリ）、４０（ＲＡＭ）、４１ （シフトレジス
タ）が割り当てられている。

又、１１の欄はモード、アドレス、情報に細分し、同様
に４０の欄もモード、アドレス、情報に細分されている
。

モードの欄において、Ｒは読出し、ＲＦはノフレッシュ
動作、Ｗは書込みを示す。

又、４１（シフトレジスタ）の欄のモードはロードであ
り、最終的に直列情報Ｐ１．Ｐ２．Ｐ３・・・・・・が
連続的に陰極線管に送られる。

これらの時系列は、メモリサイクルの欄のｔ１→ｔ２→
ｔ３・・・・・・に従って進行する。

例えば、ｔｌではメモリ１１に対しＸ・・・・・・ｘ
ｏｏｏ番地より情報Ｐ１を読み出しくＲ）、ＲＡＭ４０
に対しその下位３ビツトに当るＯＯＯ番地にその情報Ｐ
１を書き込む（Ｗ）。

同様のことを情報Ｐ２およびＰ３について、ｔ２および
ｔ３でそれぞれ行う。

何個の情報を予めＲＡＭ４０に書込んでおくかは、メモ
リ１１から全ての情報をアクセスし終える迄にメモリ１
１で実行されるリフレッシュ動作ＲＦの回数（この回数
は予め分っている）によって設定される。

この回数に相当する分の情報、例えばＰｌ、Ｐ２および
Ｐ３をＲＡＭ４０内に取り込んだあとは、ｔ４において
、ＲＡＭ４０の０００番地から情報Ｐ１を読み出してシ
フトレジスタ４１にロードし、これより直列情報Ｐ１を
陰極線管に送出する。

又、ｔ４ではＲＡＭ４０において、０１１番地への情報
Ｐ４の書込み（Ｗ）が実行される。

そして、ｔ５において第１回目のリフレッシュ動作ＲＦ
がメモリ１１で実行される。

これによってメモリ１１からＲＡＭ４０への情報の読出
しは中断する。

然し、直列情報の方はＰ１→Ｐ２→・・・・・・と休み
なく行われる。

従って、第２回目のリフレッシュ動作、第３回目のリフ
レッシュ動作・・・・・・（いずれも図示せず）が介入
すると、シフトレジスタ４１から取り出すべき直列情報
が、該シフトレジスタ４１ヘメモリ１１およびＲＡＭ４
０を介してロードすべき並列情報に徐々に追いついてし
まい最悪はシフトレジスタ４１からの出力待ちの状態が
生じてしまう。

このような出力待ちの状態を生じさせないために、前記
ノフレッシュ動作ＲＦの回数に相当する数の情報をＲＡ
Ｍ４０に先取りしてから、これに遅れて読出しアドレス
カウンタ４３（第４図）かＲＡＭ４０からの並列情報を
読み出し始めることとする（第５図のメモリサイクルｔ
４）。

なお、第５図のメモリサイクルｔ９でＲＡＭ４０の書込
みアドレスが１１１となって満了するので、次のサイク
ルではＲＡＭ４０のＯＯＯ番地から再び情報を書き込む
ことになる。

このとき、ＲＡＭ４０の０００番地の情報はメモリサイ
クルｔ４において既にシフトレジスタ４１ヘロードされ
て当該番地（０００）は空きになっているから、再び当
該番地へ新たな情報を書き込んでも何ら問題はない。

このように複数段のシフトレジスタに代えて１個の小容
量高速ランダムアクセスメモリを用いれば、単にそのア
ドレスを指定するだけの回路を付加してやれば良く、そ
の他は単に１組のシフトレジスタに対してのみシフトク
ロックおよびロードクロックを与えてやれば良いので、
表示用の制御回路が簡素化され特に高速動作時において
その効果は極めて顕著である。

【図面の簡単な説明】

第１図は並列情報を直列情報に変換するための一般的な
構成を示すブロック図、第２図は第１図のシフトレジス
タにバッファ機能を持たせる場合の通常の構成を示すブ
ロック図、第３図は書き込みタイミングと読み出しタイ
ミングとリフレッシュタイミングとの関係を説明するダ
イアダラム、第４図は本考案の一実施例を示すブロック
図、第５図は第４図の動作シーケンスの一例を示すダイ
アダラムである。 図において １１はダイナミックＩＣメモリ、４０はラ
ンダムアクセスメモリ、４１はシフトレジスタ、４２は
書込みアドレスカウンタ、４３は読出しアドレスカウン
タ、４４はメモリアドレスカウンタである。

Claims (1)

1. 【実用新案登録請求の範囲】 リフレッシュ動作を伴うダイナミック型メモリと、該ダ
   イナミック型メモリに記憶された情報を、バッファを介
   して、並列に取出してロードするシフトレジスタとを含
   み、該シフトレジスタにロードされた並列情報を直列情
   報に変換して読み出し且つ前記情報がビデオ信号からな
   り前記の読み出しによってビテ゛オパターンを陰極線管
   に表示する表示制御装置において、 前記ダイナミック型メモリと前記シフトレジスタとの間
   に接続される前記バッファがランダムアクセスメモリか
   らなり、前記ダイナミック型メモノをアクセスするメモ
   リアドレスカウンタを備え、該メモリアドレスカウンタ
   はその下位数ビットを共用して書込みアドレスカウンタ
   を共有し、該書込みアドレスカウンタによって該ダイナ
   ミック型メモリに記憶された前記並列情報を前記ランダ
   ムアクセスメモリに書き込むべきアドレスを指定し、さ
   らに読出しアドレスカウンタによって指定された前記ラ
   ンダムアクセスメモリのアドレスに記憶された前記並列
   情報を前記シフトレジスタにロードしたのち該シフトレ
   ジスタより前記直列情報を得、且つ前記読出しアドレス
   カウンタは、前記ランダムアクセスメモリから前記並列
   情報を前記シフトレジスタにロードし始めるタイミング
   を、前記書込みアドレスカウンタが前記ダイナミック型
   メモリに記憶された前記並列情報を前記ランダムアクセ
   スメモリに書き込み始めるタイミングに対し、前記ダイ
   ナミック型メモリに記憶された前記情報を全てアクセス
   し終える迄に該ダイナミック型メモリにおいて実行され
   る前記リフレッシュ動作の回数に相当する分だけ、遅ら
   せることを特徴とする表示制御装置。