JPH0449115B2 - - Google Patents
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- JPH0449115B2 JPH0449115B2 JP57205708A JP20570882A JPH0449115B2 JP H0449115 B2 JPH0449115 B2 JP H0449115B2 JP 57205708 A JP57205708 A JP 57205708A JP 20570882 A JP20570882 A JP 20570882A JP H0449115 B2 JPH0449115 B2 JP H0449115B2
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- JP
- Japan
- Prior art keywords
- display
- circuit
- processing unit
- central processing
- video ram
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- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、表示処理装置、特に、表示処理にお
いて、文字や図形を表示するための表示処理装置
に関する。
いて、文字や図形を表示するための表示処理装置
に関する。
従来の表示処理装置は、表示アドレスを格納す
る表示アドレスカウンタと、一定時間ごとに表示
器への表示データの供給を指示するためのタイミ
ング信号を発生するタイミング発生回路と、前記
表示データを格納し中央処理装置からアクセスで
きるとともに前記タイミング信号が供給されたと
きに格納している前記表示データを読み出して前
記表示器に供給するビデオRAMとを含んで構成
される。
る表示アドレスカウンタと、一定時間ごとに表示
器への表示データの供給を指示するためのタイミ
ング信号を発生するタイミング発生回路と、前記
表示データを格納し中央処理装置からアクセスで
きるとともに前記タイミング信号が供給されたと
きに格納している前記表示データを読み出して前
記表示器に供給するビデオRAMとを含んで構成
される。
次に、従来の表示処理装置について、図面を参
照して詳細に説明する。
照して詳細に説明する。
第１図は、従来の一例を示すブロツク図であ
る。
る。
第１図に示す表示処理装置DPは、中央処理装
置CPUと表示器CRTに接続され、バス切替回路
２と、ビデオRAM３と、バス切替制御回路４
と、表示アドレスカウンタ５と、タイミング発生
回路７と、キヤラクタージエネレータ９とを含ん
で構成される。
置CPUと表示器CRTに接続され、バス切替回路
２と、ビデオRAM３と、バス切替制御回路４
と、表示アドレスカウンタ５と、タイミング発生
回路７と、キヤラクタージエネレータ９とを含ん
で構成される。
次に、第１図に示す従来例の動作について説明
する。
する。
中央処理装置CPUはビデオRAM３に対し、中
央処理装置アドレスバス１１と中央処理装置デー
タバス１２とを使用して読み出しや書き込みを行
なうが、ビデオRAM３は通常バス切替回路２に
よつて中央処理装置CPUのバスからは切り離さ
れており、中央処理装置CPUがビデオRAM３の
領域にアクセスするときのみ、バス切替制御回路
４がバス切替回路２に切替制御信号を送り、バス
を接続してリードライトを可能とする。バス切替
回路２は、中央処理装置アドレスバス１１および
中央処理装置データバス１２と、表示用アドレス
バス１３および表示用データバス１４とをバス切
替制御回路４からの切替制御信号で切り替える。
央処理装置アドレスバス１１と中央処理装置デー
タバス１２とを使用して読み出しや書き込みを行
なうが、ビデオRAM３は通常バス切替回路２に
よつて中央処理装置CPUのバスからは切り離さ
れており、中央処理装置CPUがビデオRAM３の
領域にアクセスするときのみ、バス切替制御回路
４がバス切替回路２に切替制御信号を送り、バス
を接続してリードライトを可能とする。バス切替
回路２は、中央処理装置アドレスバス１１および
中央処理装置データバス１２と、表示用アドレス
バス１３および表示用データバス１４とをバス切
替制御回路４からの切替制御信号で切り替える。
なお、バス切替回路２の中の破線はバス切替制
御回路４からの切替制御回路信号により、アドレ
スバスおよびデータバスの２組の切替えが連動し
て動作することを意味する。
御回路４からの切替制御回路信号により、アドレ
スバスおよびデータバスの２組の切替えが連動し
て動作することを意味する。
またビデオRAM３が中央処理装置アドレスバ
ス１１および中央処理装置データバス１２から切
り離されている場合には、表示アドレスカウンタ
６が、ビデオRAM３に対して表示アドレスを出
力し、ビデオRAM３から読み出された表示すべ
き文字データなどの表示データはキヤラクタジエ
ネレータ９に送られる。
ス１１および中央処理装置データバス１２から切
り離されている場合には、表示アドレスカウンタ
６が、ビデオRAM３に対して表示アドレスを出
力し、ビデオRAM３から読み出された表示すべ
き文字データなどの表示データはキヤラクタジエ
ネレータ９に送られる。
ここで、タイミング発生回路７はバス切替制御
回路４およびキヤラクタジエネレータ９に対して
タイミング信号を送り、表示データが正確に表示
データ１５として表示器CRTに送出されるよう
にタイミング信号を供給するとともに、同期信号
１６を出力する。
回路４およびキヤラクタジエネレータ９に対して
タイミング信号を送り、表示データが正確に表示
データ１５として表示器CRTに送出されるよう
にタイミング信号を供給するとともに、同期信号
１６を出力する。
このように、従来の表示処理装置は、表示器
CRTに文字や図形を表示するため、表示データ
をビデオRAMに蓄えておき、表示器CRTの電子
ビームの動きに同期させて、前記ビデオRAMか
ら表示データの読み出しを行なつていた。
CRTに文字や図形を表示するため、表示データ
をビデオRAMに蓄えておき、表示器CRTの電子
ビームの動きに同期させて、前記ビデオRAMか
ら表示データの読み出しを行なつていた。
そこで中央処理装置CPUが表示器CRTの画面
の表示内容を変更するために、ビデオRAMを読
み書きすると、表示データの読出しが乱れて、表
示器CRTの画面にノイズのようなちらつきが出
るため、表示器CRTが表示をしていないブラン
キング期間のみ中央処理装置CPUが読み書きを
行ない、表示期間は中央処理装置CPUを待たせ
るように構成されていた。
の表示内容を変更するために、ビデオRAMを読
み書きすると、表示データの読出しが乱れて、表
示器CRTの画面にノイズのようなちらつきが出
るため、表示器CRTが表示をしていないブラン
キング期間のみ中央処理装置CPUが読み書きを
行ない、表示期間は中央処理装置CPUを待たせ
るように構成されていた。
ここで、表示文字数が多くなつた場合や、図形
の表示を行なうために、ビデオRAM３のビツト
パターンをそのまま出力するグラフイツクスを行
なう場合には、ビデオRAMの容量が増加する
が、一方、中央処理装置CPUがビデオRAM３を
読み書きできる時間は同程度のために、表示器
CRTの表示を変更する時間が増加するという欠
点を有していた。
の表示を行なうために、ビデオRAM３のビツト
パターンをそのまま出力するグラフイツクスを行
なう場合には、ビデオRAMの容量が増加する
が、一方、中央処理装置CPUがビデオRAM３を
読み書きできる時間は同程度のために、表示器
CRTの表示を変更する時間が増加するという欠
点を有していた。
また、前述の表示変更時間の増加という問題を
解決するため、表示期間中でも中央処理装置
CPUの読み書きが可能なようにビデオRAMとし
て読み出し時間の短いRAMを使用したり、ビデ
オRAM３を通常の読出速度のRAMを使用する
かわりに表示読出時のビツト数を増加させること
により、表示用の読出サイクルと次の読出サイク
ルとの間に中央処理装置CPUがビデオRAMに対
してアクセス可能な時間をつくり中央処理装置
CPUの停止を最高で１回の表示読出時間とし高
速化することも考えられるがいずれも大幅なコス
トアツプを招く欠点を有していた。
解決するため、表示期間中でも中央処理装置
CPUの読み書きが可能なようにビデオRAMとし
て読み出し時間の短いRAMを使用したり、ビデ
オRAM３を通常の読出速度のRAMを使用する
かわりに表示読出時のビツト数を増加させること
により、表示用の読出サイクルと次の読出サイク
ルとの間に中央処理装置CPUがビデオRAMに対
してアクセス可能な時間をつくり中央処理装置
CPUの停止を最高で１回の表示読出時間とし高
速化することも考えられるがいずれも大幅なコス
トアツプを招く欠点を有していた。
すなわち、従来の表示処理装置は、高速化でき
なかつたり、高価となるという欠点があつた。
なかつたり、高価となるという欠点があつた。
本発明の目的は、高速化できるとともに低廉化
できる表示処理装置を提供することにある。
できる表示処理装置を提供することにある。
すなわち、本発明の目的は前述の欠点を解決す
るため、次のような考慮がされている。すなわ
ち、ビデオRAMは通常複数のビツト構成たとえ
ば８ビツトで構成されているが、このビツト構成
が１回の読出サイクルでビデオRAMから読み出
せるデータとなる。このデータを１回以上の読出
データを蓄えることの可能な先入先出回路に蓄え
ておき、中央処理装置CPUがビデオRAMにアク
セスする場合は、中央処理装置CPUを優先して
読み書き可能とし、その間は先入先出回路に蓄え
られた表示データを表示器CRTに出力させるこ
とにより、画面の乱れや中央処理装置CPUの待
ち時間を最低限にしてコストの安い表示処理装置
を提供することにある。
るため、次のような考慮がされている。すなわ
ち、ビデオRAMは通常複数のビツト構成たとえ
ば８ビツトで構成されているが、このビツト構成
が１回の読出サイクルでビデオRAMから読み出
せるデータとなる。このデータを１回以上の読出
データを蓄えることの可能な先入先出回路に蓄え
ておき、中央処理装置CPUがビデオRAMにアク
セスする場合は、中央処理装置CPUを優先して
読み書き可能とし、その間は先入先出回路に蓄え
られた表示データを表示器CRTに出力させるこ
とにより、画面の乱れや中央処理装置CPUの待
ち時間を最低限にしてコストの安い表示処理装置
を提供することにある。
本発明の表示処理装置は、表示アドレスを格納
する表示アドレスカウンタと、一定時間ごとに表
示器への表示データの供給を指示するためのタイ
ミング信号を発生するタイミング発生回路と、前
記表示データを格納し中央処理装置からアクセス
できるとともに表示読出制御信号が供給されたと
きに格納している前記表示データを読み出すビデ
オRAMと、前記ビデオRAMから読み出された
表示データを書き込んで待ち行列として格納する
とともに前記タイミング信号が供給されたときに
書き込まれた順に前記表示データを読み出す先入
先出回路に前記表示データが書き込まれるごとに
カウントアツプし読み出されるごとにカウントダ
ウンして得られる計数値が所定値以下になつたと
きに前記表示読出制御信号を発生する待ち行列管
理回路とを含んで構成される。
する表示アドレスカウンタと、一定時間ごとに表
示器への表示データの供給を指示するためのタイ
ミング信号を発生するタイミング発生回路と、前
記表示データを格納し中央処理装置からアクセス
できるとともに表示読出制御信号が供給されたと
きに格納している前記表示データを読み出すビデ
オRAMと、前記ビデオRAMから読み出された
表示データを書き込んで待ち行列として格納する
とともに前記タイミング信号が供給されたときに
書き込まれた順に前記表示データを読み出す先入
先出回路に前記表示データが書き込まれるごとに
カウントアツプし読み出されるごとにカウントダ
ウンして得られる計数値が所定値以下になつたと
きに前記表示読出制御信号を発生する待ち行列管
理回路とを含んで構成される。
すなわち、本発明の表示処理装置は、表示デー
タを格納するメモリと、前記メモリに表示アドレ
スを供給する表示アドレスカウンタと前記メモリ
に接続するバスを表示用バスと中央処理装置用バ
スとの間で切り換えるバス切換回路と、前記メモ
リから読み出された表示データを、待ち行列とし
て格納する第１の回路と、この第１の回路の表示
データの数を計数する第２の回路と、第１の回路
の表示データを一定時間ごとに出力させるタイミ
ング発生回路を有し、第２の回路が表示データを
前記メモリから読み出すごとにカウントアツプ
し、表示データを第１の回路から出力するごとに
カウントダウンすることによつて、第１の回路中
の表示データの数を計数し、第１の回路中の表示
データが所定の数以下になつた場合は、バス切換
回路に表示用バスを前記メモリに接続し、中央処
理装置を停止させうるように構成される。
タを格納するメモリと、前記メモリに表示アドレ
スを供給する表示アドレスカウンタと前記メモリ
に接続するバスを表示用バスと中央処理装置用バ
スとの間で切り換えるバス切換回路と、前記メモ
リから読み出された表示データを、待ち行列とし
て格納する第１の回路と、この第１の回路の表示
データの数を計数する第２の回路と、第１の回路
の表示データを一定時間ごとに出力させるタイミ
ング発生回路を有し、第２の回路が表示データを
前記メモリから読み出すごとにカウントアツプ
し、表示データを第１の回路から出力するごとに
カウントダウンすることによつて、第１の回路中
の表示データの数を計数し、第１の回路中の表示
データが所定の数以下になつた場合は、バス切換
回路に表示用バスを前記メモリに接続し、中央処
理装置を停止させうるように構成される。
次に、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第２図は、本発明の一実施例を示すブロツク図
である。
である。
第２図に示す表示処理装置DP′は、中央処理装
置CPUと表示器CRTに接続され、バス切替回路
２と、ビデオRAM３と、バス切替制御回路４
と、表示アドレスカウンタ５と先入先出回路６
と、タイミング発生回路７と、待ち行列管理回路
８と、キヤラクタージエネレータ９とを含んで構
成される。
置CPUと表示器CRTに接続され、バス切替回路
２と、ビデオRAM３と、バス切替制御回路４
と、表示アドレスカウンタ５と先入先出回路６
と、タイミング発生回路７と、待ち行列管理回路
８と、キヤラクタージエネレータ９とを含んで構
成される。
次に、第２図に示す表示処理装置DP′の動作を
説明する。
説明する。
中央処理装置CPUはビデオRAM３に対し、中
央処理装置アドレスバス１１と、中央処理装置デ
ータバス１２を使用して読み出しや書き込みを行
なうが、ビデオRAM３は通常バス切替回路２に
よつて中央処理装置CPUのバスからは切り離さ
れており、中央処理装置CPUがビデオRAM３の
領域にアクセスするときのみ、バス切替制御回路
４がバス切替回路２に切替制御信号を送り、バス
を接続してリードライトを可能とする。バス切替
回路２は、中央処理装置アドレスバス１１および
中央処理装置データバス１２と、表示用アドレス
バス１３および表示用データバス１４とを、切替
制御回路４からの切替制御信号で切り替える。バ
ス切替回路２の中の破線はバス切替制御回路４か
らの切替制御信号によりアドレスバスとデータバ
スの２組の切替えが連動して動作することを意味
する。
央処理装置アドレスバス１１と、中央処理装置デ
ータバス１２を使用して読み出しや書き込みを行
なうが、ビデオRAM３は通常バス切替回路２に
よつて中央処理装置CPUのバスからは切り離さ
れており、中央処理装置CPUがビデオRAM３の
領域にアクセスするときのみ、バス切替制御回路
４がバス切替回路２に切替制御信号を送り、バス
を接続してリードライトを可能とする。バス切替
回路２は、中央処理装置アドレスバス１１および
中央処理装置データバス１２と、表示用アドレス
バス１３および表示用データバス１４とを、切替
制御回路４からの切替制御信号で切り替える。バ
ス切替回路２の中の破線はバス切替制御回路４か
らの切替制御信号によりアドレスバスとデータバ
スの２組の切替えが連動して動作することを意味
する。
またビデオRAM３が中央処理装置アドレスバ
ス１１および中央処理装置データバス１２から切
り離されている場合には、表示アドレスカウンタ
５が、ビデオRAM３に対して表示アドレスを出
力し、ビデオRAM３から読み出された表示すべ
き文字データなどの表示データは先入先出回路６
に入力される。この先入先出回路６は複数のデー
タを入力された順に出力する機能を持つており、
出力はキヤラクタジエネレータ９に送られる。
ス１１および中央処理装置データバス１２から切
り離されている場合には、表示アドレスカウンタ
５が、ビデオRAM３に対して表示アドレスを出
力し、ビデオRAM３から読み出された表示すべ
き文字データなどの表示データは先入先出回路６
に入力される。この先入先出回路６は複数のデー
タを入力された順に出力する機能を持つており、
出力はキヤラクタジエネレータ９に送られる。
タイミング発生回路７は先入先出回路６および
キヤラクタジエネレータ９に対してタイミング信
号を送り表示データが正確に表示データ１５とし
て表示器CRTに送出されるようにタイミング信
号を供給するとともに同期信号１６を出力する。
キヤラクタジエネレータ９に対してタイミング信
号を送り表示データが正確に表示データ１５とし
て表示器CRTに送出されるようにタイミング信
号を供給するとともに同期信号１６を出力する。
待ち行列管理回路８は先入先出回路６の中の表
示データの数を待ち行列数信号１７によりモニタ
して先入先出回路６の表示データが所定値より少
ない場合でかつ、中央処理装置CPUがビデオ
RAM３に対するアクセスがない場合は、表示ア
ドレスカウンタ５に対して信号を送り、ビデオ
RAM３の読出サイクルを発生させ、表示器CRT
で表示するのに必要な表示データより多い量が先
入先出回路６に書き込まれるように設定してお
き、先入先出回路６が一杯になるように動作す
る。
示データの数を待ち行列数信号１７によりモニタ
して先入先出回路６の表示データが所定値より少
ない場合でかつ、中央処理装置CPUがビデオ
RAM３に対するアクセスがない場合は、表示ア
ドレスカウンタ５に対して信号を送り、ビデオ
RAM３の読出サイクルを発生させ、表示器CRT
で表示するのに必要な表示データより多い量が先
入先出回路６に書き込まれるように設定してお
き、先入先出回路６が一杯になるように動作す
る。
また、待ち行列管理回路８は同時に先入先出回
路６の表示データが所定値より少いのときにバス
切替制御回路４に対して切替禁止信号を送り、中
央処理装置CPUがビデオRAM３に対してアクセ
ス要求を行なつた場合、中央処理装置CPUを停
止させる動作を行い、先入先出回路６中の表示デ
ータが所定値に回復するまで表示読出制御信号を
発生し、上記所定値以上になつたとき、中央処理
装置CPUの停止を解除して、アクセスを許可す
る。
路６の表示データが所定値より少いのときにバス
切替制御回路４に対して切替禁止信号を送り、中
央処理装置CPUがビデオRAM３に対してアクセ
ス要求を行なつた場合、中央処理装置CPUを停
止させる動作を行い、先入先出回路６中の表示デ
ータが所定値に回復するまで表示読出制御信号を
発生し、上記所定値以上になつたとき、中央処理
装置CPUの停止を解除して、アクセスを許可す
る。
なお、上述の実施例で説明した先入先出回路
は、先入れ先出しの機能を有するものであれば何
でもよく、FIFO（First In First Out）型のメモ
リやシフトレジスタその他のものでも構わない。
は、先入れ先出しの機能を有するものであれば何
でもよく、FIFO（First In First Out）型のメモ
リやシフトレジスタその他のものでも構わない。
また、上述の実施例で説明したビデオRAMは
CPUの主記憶中の一部であつてもよく、また物
理的に異なつたメモリであつてもよい。
CPUの主記憶中の一部であつてもよく、また物
理的に異なつたメモリであつてもよい。
また、上述の実施例で説明したキヤラクタジエ
ネレータ９は、ビデオRAM３の中のデータを文
字として表示する場合に使用するが、ビツトパタ
ーンを出力する場合にはシフトレジスタを使用し
ても構わない。
ネレータ９は、ビデオRAM３の中のデータを文
字として表示する場合に使用するが、ビツトパタ
ーンを出力する場合にはシフトレジスタを使用し
ても構わない。
また、上述の実施例で説明したビデオRAM３
からのデータバスは、バス切替回路２を通り、先
入先出回路６に接続されているが、回路構成で中
央処理装置CPUがビデオRAM３に対して読み書
きする内容が、先入先出回路６に書き込まれない
構造である場合ならば、ビデオRAM３のデータ
バスは、バス切替回路２を通らずに直接先入先出
回路６に接続してよい。ただしこの場合でも、中
央処理装置データバス１２はビデオRAM３との
間にバス切替回路２を通す必要がある。
からのデータバスは、バス切替回路２を通り、先
入先出回路６に接続されているが、回路構成で中
央処理装置CPUがビデオRAM３に対して読み書
きする内容が、先入先出回路６に書き込まれない
構造である場合ならば、ビデオRAM３のデータ
バスは、バス切替回路２を通らずに直接先入先出
回路６に接続してよい。ただしこの場合でも、中
央処理装置データバス１２はビデオRAM３との
間にバス切替回路２を通す必要がある。
以上説明したような回路構成により、中央処理
装置CPUはビデオRAM３に対してアクセスする
場合に、従来なら表示器CRTのブランキング期
間まで待ち時間が必要であつたものが先入先出回
路６の中に表示データがある場合は、中央処理装
置CPUの待ち時間なしでビデオRAM３をアクセ
スできる。
装置CPUはビデオRAM３に対してアクセスする
場合に、従来なら表示器CRTのブランキング期
間まで待ち時間が必要であつたものが先入先出回
路６の中に表示データがある場合は、中央処理装
置CPUの待ち時間なしでビデオRAM３をアクセ
スできる。
ただし先入先出回路６が空になつた場合は従来
と同じように中央処理装置CPUを待たせなけれ
ばならないが、回路設計時に中央処理装置CPU
の動作タイミング、先入先出回路の段数を考慮し
ておけば、中央処理装置CPUの停止を極力おさ
えることができる。
と同じように中央処理装置CPUを待たせなけれ
ばならないが、回路設計時に中央処理装置CPU
の動作タイミング、先入先出回路の段数を考慮し
ておけば、中央処理装置CPUの停止を極力おさ
えることができる。
そこで同一のスピードの中央処理装置CPUや
メモリでもビデオRAM３のデータ処理速度をは
るかに向上させることができるという利点があ
る。
メモリでもビデオRAM３のデータ処理速度をは
るかに向上させることができるという利点があ
る。
本発明の表示処理装置は、先入先出回路を追加
することにより、ビデオRAMを高速化したり、
読出ビツト数を増加させることなく、表示期間で
も中央処理装置からアクセスすることができるた
め、高速化を達成できるとともに低廉化を達成で
きるという効果がある。
することにより、ビデオRAMを高速化したり、
読出ビツト数を増加させることなく、表示期間で
も中央処理装置からアクセスすることができるた
め、高速化を達成できるとともに低廉化を達成で
きるという効果がある。
第１図は従来の一例を示すブロツク図、第２図
は本発明の一実施例を示すブロツク図である。 DP，DP′……表示処理装置、CPU……中央処
理装置、CRT……表示器、２……バス切替回路、
３……ビデオRAM、４……バス切替制御回路、
５……表示アドレスカウンタ、６……先入先出回
路、７……タイミング発生回路、８……待ち行列
管理回路、９……キヤラクタージエネレータ、１
０……CPU停止要求信号、１１……中央処理装
置アドレスバス、１２……中央処理装置データバ
ス、１３……表示用アドレスバス、１４……表示
用データバス、１５……表示データ、１６……同
期信号、１７……待ち行列数信号。
は本発明の一実施例を示すブロツク図である。 DP，DP′……表示処理装置、CPU……中央処
理装置、CRT……表示器、２……バス切替回路、
３……ビデオRAM、４……バス切替制御回路、
５……表示アドレスカウンタ、６……先入先出回
路、７……タイミング発生回路、８……待ち行列
管理回路、９……キヤラクタージエネレータ、１
０……CPU停止要求信号、１１……中央処理装
置アドレスバス、１２……中央処理装置データバ
ス、１３……表示用アドレスバス、１４……表示
用データバス、１５……表示データ、１６……同
期信号、１７……待ち行列数信号。
Claims (1)
- 【特許請求の範囲】 １ 表示アドレスを格納する表示アドレスカウン
タと、 一定時間ごとに表示器への表示データの供給を
指示するためのタイミング信号を発生するタイミ
ング発生回路と、 前記表示データを格納し中央処理装置からアク
セスできるとともに、表示読出制御信号が供給さ
れたときに格納している前記表示データを読み出
すビデオRAMと、 前記ビデオRAMから読み出された表示データ
を書き込んで待ち行列として格納するとともに、
前記タイミング信号が供給されたときに書き込ま
れた順に前記表示データを読み出す先入先出回路
と、 前記先入先出回路に前記表示データが書き込ま
れるごとにカウントアツプし、読み出されるごと
にカウントダウンして得られる計数値が所定値以
下になりかつ、前記中央処理装置から前記ビデオ
RAMに対するアクセスが発生したときには、前
記中央処理装置を停止させるとともに、前記所定
値になるまで前記表示読出制御信号を発生し、前
記所定値以上になつたときに前記中央処理装置か
ら前記ビデオRAMに対するアクセスを許可する
待ち行列管理回路とを含むことを特徴とする表示
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205708A JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205708A JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5995587A JPS5995587A (ja) | 1984-06-01 |
| JPH0449115B2 true JPH0449115B2 (ja) | 1992-08-10 |
Family
ID=16511380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205708A Granted JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995587A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2065979C (en) * | 1991-06-10 | 1999-01-19 | Stephen Patrick Thompson | Mode dependent minimum fifo fill level controls processor access to video memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166385A (ja) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | 表示メモリ・アクセス方式 |
-
1982
- 1982-11-24 JP JP57205708A patent/JPS5995587A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166385A (ja) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | 表示メモリ・アクセス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5995587A (ja) | 1984-06-01 |
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