JPS5995587A - 表示処理装置 - Google Patents
表示処理装置Info
- Publication number
- JPS5995587A JPS5995587A JP57205708A JP20570882A JPS5995587A JP S5995587 A JPS5995587 A JP S5995587A JP 57205708 A JP57205708 A JP 57205708A JP 20570882 A JP20570882 A JP 20570882A JP S5995587 A JPS5995587 A JP S5995587A
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- JP
- Japan
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- display
- circuit
- display data
- processing unit
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、表示処理装置、特に、表示処理において、文
字や図形を表示するための表示処理装置に関する。
字や図形を表示するための表示処理装置に関する。
従来の表示処理装置は、表示アドレスを格納する表示ア
ドレスカウンタと、一定時間ごとに表示器への表示デー
タの供給を指示するためのタイミング信号を発生するタ
イミング発生回路と、前記表示データを格納し中央処理
装置ｔからアクセスできるとともに前記タイミング信号
が供給されたときに格納している前記表示データを１恍
み出して前記表示器に供給するビデオＲＡＭとを含んで
構成される。
ドレスカウンタと、一定時間ごとに表示器への表示デー
タの供給を指示するためのタイミング信号を発生するタ
イミング発生回路と、前記表示データを格納し中央処理
装置ｔからアクセスできるとともに前記タイミング信号
が供給されたときに格納している前記表示データを１恍
み出して前記表示器に供給するビデオＲＡＭとを含んで
構成される。
次に、従来の表示処理装置について、図面を参照して詳
細に説明する。
細に説明する。
第１図は、従来の一例を示すブロック図である。
第１図に示す表示処理装置１１１’は、中央処理装置Ｃ
）’ｔＪと表示器ＣＭ Ｔ Ｋ接続され、バス切替！回
路２と、ビデオ几ＡＭ３と、バス切替Ｊｅ：、制御回路
４と、表示アドレスカウンタ５と、タイミング発生回路
７と、キャラクタ−ジェネレータ９とを含んで構成され
る。
）’ｔＪと表示器ＣＭ Ｔ Ｋ接続され、バス切替！回
路２と、ビデオ几ＡＭ３と、バス切替Ｊｅ：、制御回路
４と、表示アドレスカウンタ５と、タイミング発生回路
７と、キャラクタ−ジェネレータ９とを含んで構成され
る。
次に、第１図に示す従来例の動作について説明する。
中央処理装置ＣＦＵはビデオｆ（Ａ ｉＶｌ３に対し、
中央処理装置アドレスバス１１と中央処理装置データバ
ス１２とを使用して読み出しや書き込みを行なうが、ビ
デオＲＡ ｉＶｌ ３は通常バス切替を回路２によって
中央処理装置ＣＰＵのバスからは切り１！ｉ＃されてお
Ｑ１中央処理装ｇＢ：ＰｖがビデオＨＡＩＶｉ３の領域
にアクセスするときのみ、バス切替制御回路４がバス切
替回路２に切替制御信号を送り、バスを接続してリード
ライトを可能とする。バス切替回路２は、中央処理装置
アドレスバス１１および中央処理装置データバス１２と
、表示用アドレスバス１３および表示用データバス１４
とをバス切替制御回路４からの切替制御信号で切り替え
る。
中央処理装置アドレスバス１１と中央処理装置データバ
ス１２とを使用して読み出しや書き込みを行なうが、ビ
デオＲＡ ｉＶｌ ３は通常バス切替を回路２によって
中央処理装置ＣＰＵのバスからは切り１！ｉ＃されてお
Ｑ１中央処理装ｇＢ：ＰｖがビデオＨＡＩＶｉ３の領域
にアクセスするときのみ、バス切替制御回路４がバス切
替回路２に切替制御信号を送り、バスを接続してリード
ライトを可能とする。バス切替回路２は、中央処理装置
アドレスバス１１および中央処理装置データバス１２と
、表示用アドレスバス１３および表示用データバス１４
とをバス切替制御回路４からの切替制御信号で切り替え
る。
なお、バス切替回路２の中の仮綴はバス切片制御回路４
からの切替制御回路信号により、アドレスバスおよびデ
ータバスの２組の切替えが連動して動作することを意味
する。
からの切替制御回路信号により、アドレスバスおよびデ
ータバスの２組の切替えが連動して動作することを意味
する。
またビデオｉｔＡＭ３が中央処理装置アドレスバス１１
および中央処理装置データバス１２から切り離されてい
る場合には、表示アドレスカウンタ６が、ビデオＲＡＩ
Ｖ１３に対して表示アドレスを出力し、ビデオＲＡＭ３
から読み出された表示すべき文字データなどの表示デー
タはキャラクタジェネレータ９に送られる。
および中央処理装置データバス１２から切り離されてい
る場合には、表示アドレスカウンタ６が、ビデオＲＡＩ
Ｖ１３に対して表示アドレスを出力し、ビデオＲＡＭ３
から読み出された表示すべき文字データなどの表示デー
タはキャラクタジェネレータ９に送られる。
ここで、タイミング発生回路７はバス切替制御回路４お
よびキャラクタジェネレータ９に対してタイミング信号
を送り、表示データが正確に表示データ１５として表示
器ＣＢ、 Ｔに送出されるようにタイミング信号を供給
するとともに、同期信号１６を出力する。
よびキャラクタジェネレータ９に対してタイミング信号
を送り、表示データが正確に表示データ１５として表示
器ＣＢ、 Ｔに送出されるようにタイミング信号を供給
するとともに、同期信号１６を出力する。
このように、従来の表示処理装置は、表示器Ｃ１−ＬＴ
に文字や図形を表示するため、表示データをビデオ几Ａ
Ｍ Ｋ蓄えておき、表示器Ｃ几１゛の慰子ビームの動
きに同期させて、前記ビデオＲＡ Ｍか示内容を変更す
るために、ビデオ几ＡｆＶｌを読み書きすると、表示デ
ータの読出しが乱れて、表示器ＣＩもＴの画面にノイズ
のようなちらつきが出るｆｃめ、表示器ＣＲＴが表示を
していないブランキング期間のみ中央処理装置ＣＰＵが
読み訃きを行ない、表示期間は中央処理装置ＣＰ［Ｊを
待たせるように構成されていた。
に文字や図形を表示するため、表示データをビデオ几Ａ
Ｍ Ｋ蓄えておき、表示器Ｃ几１゛の慰子ビームの動
きに同期させて、前記ビデオＲＡ Ｍか示内容を変更す
るために、ビデオ几ＡｆＶｌを読み書きすると、表示デ
ータの読出しが乱れて、表示器ＣＩもＴの画面にノイズ
のようなちらつきが出るｆｃめ、表示器ＣＲＴが表示を
していないブランキング期間のみ中央処理装置ＣＰＵが
読み訃きを行ない、表示期間は中央処理装置ＣＰ［Ｊを
待たせるように構成されていた。
ここで、−表示文字数が多くなった場合や、図形の表示
を行なうために、ビデオ）ＬＡＭ３のビット一方、中央
処理装置ｄｃ）’Ｌｌがビデオ几ＡＭ３を読み書きでき
る時間は同程度のために、表示器（ｌ（Ｊの表示を変更
・する時間が増加するという欠点を有していた。
を行なうために、ビデオ）ＬＡＭ３のビット一方、中央
処理装置ｄｃ）’Ｌｌがビデオ几ＡＭ３を読み書きでき
る時間は同程度のために、表示器（ｌ（Ｊの表示を変更
・する時間が増加するという欠点を有していた。
また、前述の表示変更時間の増加という問題を解決する
ため、表示期間中でも中央処理装置ＣＰＬＪの読み好き
が可能なようにビデオＲＡＭとして読み出し時間の短い
几ＡＭを使用したり、ビデオＲＡＭ３を通常の挽出速度
のＲＡＩＶｉを使用するかわりに表示読出時のピッｌを
増加させることによジ、表示用の読出サイクルと次の続
出サイクルとの間に中央処理装置ＣＰＵがビデオＲＡ
ｉｌｌに対してアクセス可ｉｊ目な時間をつぐり中央処
理装置ｃＰＵの停止を最扁で１回の表示読出時間とし高
速化することも考えられるがいずれも大１１ｇなコスト
アップを招く欠点を有してい元。
ため、表示期間中でも中央処理装置ＣＰＬＪの読み好き
が可能なようにビデオＲＡＭとして読み出し時間の短い
几ＡＭを使用したり、ビデオＲＡＭ３を通常の挽出速度
のＲＡＩＶｉを使用するかわりに表示読出時のピッｌを
増加させることによジ、表示用の読出サイクルと次の続
出サイクルとの間に中央処理装置ＣＰＵがビデオＲＡ
ｉｌｌに対してアクセス可ｉｊ目な時間をつぐり中央処
理装置ｃＰＵの停止を最扁で１回の表示読出時間とし高
速化することも考えられるがいずれも大１１ｇなコスト
アップを招く欠点を有してい元。
すなわち、従来の表示処理装置ｆは、高速化できなかっ
たり、高イ面となるという欠点があった。
たり、高イ面となるという欠点があった。
本発明の目的は、高速化できるとともに低５兼化できる
表示処理装置を提供することにある。
表示処理装置を提供することにある。
すなわち、本発明の目的は前述の欠点を解決するため、
次のような考慮がされている。すなわち、ビデオＲＡＭ
は通常複数のビット構成たとえば８ビツトで構成されて
いるが、このビット構成が１回の読出サイクルでビデオ
ＲＡ ｋｉから読み出せるデータとなる。このデータを
１回以上の読出データを蓄えることの可能な先入先出回
路に痘えておき、中央処理装置ＣＰＵがビデオｋＬＡ
Ｍにアクセスする場合は、中央処理装置ＣＰＵを優先し
て読み書き可１指とし、その間は先入先出回路に蓄えら
れた表示データを表示器ＣＲＴに出力させることにより
・・、画面の乱れや中央処理装置ＣＰＵの待ち時間を最
低限にしてコストの安い表示処理装置を提供することに
ある。
次のような考慮がされている。すなわち、ビデオＲＡＭ
は通常複数のビット構成たとえば８ビツトで構成されて
いるが、このビット構成が１回の読出サイクルでビデオ
ＲＡ ｋｉから読み出せるデータとなる。このデータを
１回以上の読出データを蓄えることの可能な先入先出回
路に痘えておき、中央処理装置ＣＰＵがビデオｋＬＡ
Ｍにアクセスする場合は、中央処理装置ＣＰＵを優先し
て読み書き可１指とし、その間は先入先出回路に蓄えら
れた表示データを表示器ＣＲＴに出力させることにより
・・、画面の乱れや中央処理装置ＣＰＵの待ち時間を最
低限にしてコストの安い表示処理装置を提供することに
ある。
本発明の表示処理装置は、表示アドレスを格納する表示
アドレスカウンタと、一定時間ごとに表示器への表示デ
ータの供給を指示するためのタイミング信号を発生する
タイミング発生回路と、前記表示データを格納し中央処
理装置からアクセスできるとともに表示続出制御信号が
洪舖されたときに格納している前記表示データを読み出
すビデオＲＡ ＩＶｌと、前記ビデオＲＡＭから１恍み
出された表示データを書き込んで侍ち行列として格納す
るとともに前記タイミング信号が供給されたときに棗き
込まれた順に前記表示データを読み出す先入先出回路に
前記表示データが薯き込まれるごとにカウントアツプし
読み出されるごとにカウントダウンして得られる計奴直
が所定（Ｊ以下になったときに前記表示読出制御信号を
発生する待ち行列管理回路とを含んで構成される。
アドレスカウンタと、一定時間ごとに表示器への表示デ
ータの供給を指示するためのタイミング信号を発生する
タイミング発生回路と、前記表示データを格納し中央処
理装置からアクセスできるとともに表示続出制御信号が
洪舖されたときに格納している前記表示データを読み出
すビデオＲＡ ＩＶｌと、前記ビデオＲＡＭから１恍み
出された表示データを書き込んで侍ち行列として格納す
るとともに前記タイミング信号が供給されたときに棗き
込まれた順に前記表示データを読み出す先入先出回路に
前記表示データが薯き込まれるごとにカウントアツプし
読み出されるごとにカウントダウンして得られる計奴直
が所定（Ｊ以下になったときに前記表示読出制御信号を
発生する待ち行列管理回路とを含んで構成される。
すなわち、本発明の表示処理装置は、表示データを格納
するメモリと、前記メ％ ＩＪに表示アドレスを供給す
る表示アドレスカウンタと前記メモリリから読み出され
た表示データを、待ち行列として格納する第１の回路と
、このｉｌの回路の表示データの数を計数する第２の回
路と、第１の回路の表示データを一定時間ごとに出力さ
せるタイミング発生回路を有し、第２の回路が表示デー
タを前記メモリから読み出すごとにカウントアツプし、
表示データを第１の回路から出力するごとにカウントダ
ウンすることによって、２１ｇ１の回路中の表示データ
の故を計数し、第１の回路中の表示データが戸ＩＴ定の
奴以下になった場合は、バス切換２回路に表示用バスを
前記メモリにａｆｆｊｃし、中央処理装置を停止させ９
るよりに構成される。
するメモリと、前記メ％ ＩＪに表示アドレスを供給す
る表示アドレスカウンタと前記メモリリから読み出され
た表示データを、待ち行列として格納する第１の回路と
、このｉｌの回路の表示データの数を計数する第２の回
路と、第１の回路の表示データを一定時間ごとに出力さ
せるタイミング発生回路を有し、第２の回路が表示デー
タを前記メモリから読み出すごとにカウントアツプし、
表示データを第１の回路から出力するごとにカウントダ
ウンすることによって、２１ｇ１の回路中の表示データ
の故を計数し、第１の回路中の表示データが戸ＩＴ定の
奴以下になった場合は、バス切換２回路に表示用バスを
前記メモリにａｆｆｊｃし、中央処理装置を停止させ９
るよりに構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第２図は１本発明の一実施例を示すブロック図である。
第２図に示す表示処理装置ｌＪＰ′は、中央処理装置Ｃ
ＰＵと表示器（１−ＬＴに接続され、バス切替回路２と
、ビデオＲＡＭ３と、バス切替１ｉｉ１．！飾回路４と
、表示アドレスカウンタ５と先入ｌ先出１回路６と、タ
イミング発生回路７と、待ち行列管理回路８と、キャラ
クタ−ジェネレータ９とヲ含んで構成される。
ＰＵと表示器（１−ＬＴに接続され、バス切替回路２と
、ビデオＲＡＭ３と、バス切替１ｉｉ１．！飾回路４と
、表示アドレスカウンタ５と先入ｌ先出１回路６と、タ
イミング発生回路７と、待ち行列管理回路８と、キャラ
クタ−ジェネレータ９とヲ含んで構成される。
次に、第２図に示す表示処理袋Ｊｒｉ ＩＪ Ｐ ’の
Ｉｉ力作を説明する。
Ｉｉ力作を説明する。
中央処理装置１ｉＵｌ’ＵはビデオＲＡＭ３に対し、中
央処理装置アドレスくくス１１と、中央処理装置データ
バス１２を使用して読み出しや書き色みを行なうが、ビ
デオＲＡＭ３は通常バス切替回路２によって中央処理装
置Ｕｉ’［Ｊのバスからは切＃）離されており、中央処
理装置ＣＰＵがビデオＲＡＭ３の領域にアクセスすると
きのみ、バス切替制御回路４がバス切才回路２に切替制
御信号を送り、バス′ｆ：接、洸してリードライトを可
！′１ヒとする。バス切停回路２は、中央処理装置アド
レスバスｌｌおよび中央処理装置データバス１２と、表
示用アドレスバス１３および表示用データバス１４とを
、切替制御回路４からの切−′ａ制御信号で切ジ欅える
。
央処理装置アドレスくくス１１と、中央処理装置データ
バス１２を使用して読み出しや書き色みを行なうが、ビ
デオＲＡＭ３は通常バス切替回路２によって中央処理装
置Ｕｉ’［Ｊのバスからは切＃）離されており、中央処
理装置ＣＰＵがビデオＲＡＭ３の領域にアクセスすると
きのみ、バス切替制御回路４がバス切才回路２に切替制
御信号を送り、バス′ｆ：接、洸してリードライトを可
！′１ヒとする。バス切停回路２は、中央処理装置アド
レスバスｌｌおよび中央処理装置データバス１２と、表
示用アドレスバス１３および表示用データバス１４とを
、切替制御回路４からの切−′ａ制御信号で切ジ欅える
。
バス切替回路２の中の破線はバス切替制御回路４からの
切４ ＋ｆｆ１Ｊ御信号によりアドレスバスとデータバ
スの２組の切替えが連動して動作することを意味する。
切４ ＋ｆｆ１Ｊ御信号によりアドレスバスとデータバ
スの２組の切替えが連動して動作することを意味する。
またビデオｌ（、ＡｊＶ３が中央処理装置アドレスバス
１１および中央処理装置データバス１２から切ジ１碓さ
れている場合には、表示アドレスカウンタ５が、ビデオ
几ＡＭ３に対して表示アドレスを出力し、ビデオ）ｔＡ
ＩＩＪ３から読み出された表示すべき文字データなどの
表示データは先入先出回路６に人力される。この先入先
出回路６は複数のデータを入力された１娯に出力する機
能を持っており、出力はキャラクタジェネレータ９に送
られる。
１１および中央処理装置データバス１２から切ジ１碓さ
れている場合には、表示アドレスカウンタ５が、ビデオ
几ＡＭ３に対して表示アドレスを出力し、ビデオ）ｔＡ
ＩＩＪ３から読み出された表示すべき文字データなどの
表示データは先入先出回路６に人力される。この先入先
出回路６は複数のデータを入力された１娯に出力する機
能を持っており、出力はキャラクタジェネレータ９に送
られる。
タイミング発生回路７は先入先出回路６およびキャラク
タジェネレータ９に対してタイミング信号を送り表示デ
ータが正確に表示データ１５として表示５ ｅ ｉｔ
’ｉ’に送出されるようにタイミング信号を供給すると
ともに同期信号１６を出力する。
タジェネレータ９に対してタイミング信号を送り表示デ
ータが正確に表示データ１５として表示５ ｅ ｉｔ
’ｉ’に送出されるようにタイミング信号を供給すると
ともに同期信号１６を出力する。
峙ち行列管理回路８は先入先出回路６の中の表示データ
の奴を待ち行列数信号１７によりモニタして先入先出回
路６が空もしくは表示データが少ない場合は、表示アド
レスカウンタ５に対して信号を送り、ビデオＲＡ Ｍ
３の読出サイクルを発生させ、先入先出回路６が一杯に
なるように動作する。
の奴を待ち行列数信号１７によりモニタして先入先出回
路６が空もしくは表示データが少ない場合は、表示アド
レスカウンタ５に対して信号を送り、ビデオＲＡ Ｍ
３の読出サイクルを発生させ、先入先出回路６が一杯に
なるように動作する。
また、侍ち行列・ｑ埋回路８は同時に先入先出回路６の
表示データが仝のときにバス切替制御回路４に対して切
ＩＫｊＪｌ禁止信号を送り、中央処理装＠ＣＰＵがビデ
オＲＡＭ３に対してアクセス要求を行なった場合、中央
処理装置ＣＰυを停止させる動作を行なう。
表示データが仝のときにバス切替制御回路４に対して切
ＩＫｊＪｌ禁止信号を送り、中央処理装＠ＣＰＵがビデ
オＲＡＭ３に対してアクセス要求を行なった場合、中央
処理装置ＣＰυを停止させる動作を行なう。
なお、上述の実施例で説明した先入先出回路は、先入れ
先出しの機能を有するものであれは何でもよく、Ｆｌｆ
ｉ’（Ｊ（Ｆｉｒｓｔ ｌｎ Ｊイ’１ｒｓｔ （Ｊｕ
ｔ）型のメモリやシフトレジスタその他のものでも構わ
ない。
先出しの機能を有するものであれは何でもよく、Ｆｌｆ
ｉ’（Ｊ（Ｆｉｒｓｔ ｌｎ Ｊイ’１ｒｓｔ （Ｊｕ
ｔ）型のメモリやシフトレジスタその他のものでも構わ
ない。
また、上述の実施例で説明したビデオ１４ Ａ ＭはＣ
１−’Ｕの主記しは中の一部であってもよく、ナた物理
的に異なったメモリであってもよい。
１−’Ｕの主記しは中の一部であってもよく、ナた物理
的に異なったメモリであってもよい。
葦た、上述の実施例で説明したキャラクタジェネレータ
９は、ビデオ几ＡΔ１３の中のデータを文字として表示
する場合に使用するが、ビットパターンを出力するＪ場
合にはソフトレジスタを使用シても構わない。
９は、ビデオ几ＡΔ１３の中のデータを文字として表示
する場合に使用するが、ビットパターンを出力するＪ場
合にはソフトレジスタを使用シても構わない。
また、上述の実施例で説明したビデオ几ＡＡ１１３から
のデータバスは、バス切替側Ｐｒ２を通り、先入先出回
路６に接続されているが、回路、構成で中央処理装置ｃ
ＰＵがビデオＲＡＭ３に対して読み書きする内容が、先
入先出回路６に書き込１れない構造である場合ならば、
ビデオ几ＡＩＶ１３のデータバスは、バス切替回路２を
通らずに直接先入先出回路６に接続してよい。ただしこ
の場合でも、中央処理装置データバス１２はビデオＲＡ
ｉ″１１３との間にバス切替回路２を通す必要がある。
のデータバスは、バス切替側Ｐｒ２を通り、先入先出回
路６に接続されているが、回路、構成で中央処理装置ｃ
ＰＵがビデオＲＡＭ３に対して読み書きする内容が、先
入先出回路６に書き込１れない構造である場合ならば、
ビデオ几ＡＩＶ１３のデータバスは、バス切替回路２を
通らずに直接先入先出回路６に接続してよい。ただしこ
の場合でも、中央処理装置データバス１２はビデオＲＡ
ｉ″１１３との間にバス切替回路２を通す必要がある。
以上説明したような回路構成により、中央処理装置ＣＰ
Ｕはビデオｌ（Ａ Ｍ ３に対してアクセスする場合に
、従来なら表示器ＣＲ’ｌ’のブランキング期間葦で寺
ぢ時間が必要であったものが先入先出回路６の中に表示
データがある場合は、中央処理装置ＣＰＵの待ち時間な
しでビデオＲＡＭ３をアクセスできる。
Ｕはビデオｌ（Ａ Ｍ ３に対してアクセスする場合に
、従来なら表示器ＣＲ’ｌ’のブランキング期間葦で寺
ぢ時間が必要であったものが先入先出回路６の中に表示
データがある場合は、中央処理装置ＣＰＵの待ち時間な
しでビデオＲＡＭ３をアクセスできる。
ただし先入先出回路６が梁になった場合は従来と同じよ
うに中央処理装置ＣＰＵを侍たせなければならないが、
回路設計時に中央処理装置、ｔｉｃＰＵの動作タイミン
グ、先入先出回路の段数を考１．ハしておけば、中央処
理装置ＣＰＵの停止を極力おさえることができる。
うに中央処理装置ＣＰＵを侍たせなければならないが、
回路設計時に中央処理装置、ｔｉｃＰＵの動作タイミン
グ、先入先出回路の段数を考１．ハしておけば、中央処
理装置ＣＰＵの停止を極力おさえることができる。
そこで同一のスピードの中央処理装置ｅ Ｆ Ｕやメモ
リでもビデオＲＡＩＶ１３のデータ処理速度をはるかに
向上させることができるという利点がある。
リでもビデオＲＡＩＶ１３のデータ処理速度をはるかに
向上させることができるという利点がある。
木兄（７）の表示処理装置は、先入先出回路を追加する
ことにより、ビデオＲＡＭを高〕玉化したり、読出ビッ
ト数を増加させることなく、表示期間でも中央処理装置
からアクセスすることができるため、高率化を達成でき
るとともに低廉化を達成できるという効果がある。
ことにより、ビデオＲＡＭを高〕玉化したり、読出ビッ
ト数を増加させることなく、表示期間でも中央処理装置
からアクセスすることができるため、高率化を達成でき
るとともに低廉化を達成できるという効果がある。
粥１図は従来の−ρ１１を示すブロック図、第２図は本
発明の一実施例を示すブロック図である。
発明の一実施例を示すブロック図である。
Claims (1)
- 表示アドレスを格納する表示アドレスカウンタと、一定
時間ごとに表示器への表示データの供給を指示するため
のタイミング信号を発生するタイミング発生回路と、前
記表示データを格納し中央処理装置からアクセスできる
とともに表示続出制御信号が供給されたときに格納して
いる前記表示データを読み出すビデオ１（、ＡＭと、前
記ビデオＲＡＭから読み出された表示データを書き込ん
で待ち行列として格納するとともに前記タイミング信号
が供給されたときに書き込まれた順に前記表示データを
読み出す先入先出回路と、前記先入先出回路に前記表示
データが着き込まれるごとにカウントアツプし読み出さ
れるごとにカウントダウンして得られる計数値が所定イ
直以下になったときに前記表示読出制御信号を発生する
待ち行列管理回路とを含むことを特徴とする表示処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205708A JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57205708A JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5995587A true JPS5995587A (ja) | 1984-06-01 |
| JPH0449115B2 JPH0449115B2 (ja) | 1992-08-10 |
Family
ID=16511380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57205708A Granted JPS5995587A (ja) | 1982-11-24 | 1982-11-24 | 表示処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05188892A (ja) * | 1991-06-10 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | コンピユータビデオグラフイツクシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166385A (ja) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | 表示メモリ・アクセス方式 |
-
1982
- 1982-11-24 JP JP57205708A patent/JPS5995587A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166385A (ja) * | 1982-03-27 | 1983-10-01 | キヤノン株式会社 | 表示メモリ・アクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05188892A (ja) * | 1991-06-10 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | コンピユータビデオグラフイツクシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449115B2 (ja) | 1992-08-10 |
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