KR950001597B1

KR950001597B1 - 모니터 리프레쉬(Refresh)를 위한 전용 피포(FIFO)회로

Info

Publication number: KR950001597B1
Application number: KR1019920026865A
Authority: KR
Inventors: 하재명; 홍종혁; 김승민
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1995-02-27
Also published as: KR940015774A

Abstract

내용없음.

Description

모니터 리프레쉬(Refresh)를 위한 전용 피포(FIFO)회로

제1도는 본 발명에 따른 모니터 전용 피포 회로의 블럭구성도.

제2도는 피포 제어에 따른 상태 표시도.

제3도는 본 발명을 통해 생성되는 신호의 제어에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 10 : 버퍼 3, 8 : 멀티플렉서

4 : 피포 콘트롤러 5, 6, 7 : 카운터

9 : CMOS SRAM

본 발명은 컴퓨터를 포함한 단말기 상에 데이타를 리프레쉬 할 수 있는 피포 회로에 관한 것이다.

종래 피포의 구성은 듀얼 -포트 SRAM을 사용, 또는 피포 구성 시그널(Signal)가운데 피포의 상태를 나타내는 플래그(FLAG) 신호가 고정되어 있어 피포의 상태는 풀(Full)상태, 하프(Half) 상태, 엠티(Empty) 상태인 경우로 한정되어 있어, 여러가지 가능한 상태에 따르는 대처가 용이하지 않은 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 16컬러를 지원하는 페이지 모드 방식을 지원하며, 메모리로부터 4바이트의 데이타를 읽어들일 때마다 동작하도록 하는 1포트 CMOS SRAM으로 설계한 모니터상에 리프레쉬(Refresh)하기 위한 전용 피포(FIFO)회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 4플랜의 메모리(외부의 비디오 메모리)로부터 16컬러를 나타낼 수 있는 4바이트데이타를 페이지 셀(PAGE_SEL)신호에 의해 모두 래치될 때까지 저장하며, 외부로부터의 클리어신호를 인가받고, 외부로는 8비트 데이타 버스로 연결되어 있는 제1버퍼링 수단, 상기 제1버퍼링 수단과 데이타 버스로 연결되며, 외부로부터의 클리어 신호를 인가받고, 외부로부터의 페이지 앤드(PAGE END)신호를 END단자로 인가받는 제2버퍼링 수단, 상기 제2버퍼링 수단에 데이타 버스로 연결되어 출력신호를 인가받아 멀티플렉싱하는 제1멀티플렉서, 상기 페이지 앤드(PAGE_END)신호를 END단자로 인가받고 외부로부터 클리어 신호와 수평 디스플레이 신호, 수직 디스플레이 신호와 클럭신호를 인가받아 페이지 인에이블(P_EN)신호를 출력하며 하이/로우 신호를 상기 제1멀티플렉서로 출력하는 피포 콘트롤 수단, 상기 피포 콘트롤 수단으로부터 W_CE(업 카운터 인에이블 신호)신호를 인가받고 외부로부터 클리어 신호와 클럭신호를 인가받아 카운트하는 제1카운트 수단, 상기 피포 콘트롤 수단으로부터 R_CE(업 카운터 인에이블 신호)신호와 클리어 신호와 클럭신호를 인가받는 제2카운트 수단, 상기 피포 콘트롤 수단으로부터 상기 W_CE, R_CE신호를 인가받고, 클리어 신호와 클럭신호를 인가받아 '허리(HURRY)'와 '풀(FULL)'신호를 출력하는 제3카운트 수단, 상기 제1 및 제2카운트 수단의 카운트 출력을 데이타 버스를 이용하여 입력하여 멀티플렉싱한후 어드레스 데이타버스로 출력하는 제2멀티플렉서, 상기 피포 콘트롤 수단으로부터의 출력신호를 /WEB, OE신호(출력인에이블 신호)단자로 인가받고 상기 제2멀티플렉서에 어드레스 버스로 연결되어 있는 CMOS SRAM, 상기 피포 콘트롤 수단으로부터 페이지 인에이블(P_EN)신호를 인가받고, 외부로부터 클럭신호를 입력받으며, 상기 제1멀티플렉서와 상기 CMOS SRAM에 데이타 버스로 연결되어 페이지 데이타(P_DATA)를 출력하는 제3버퍼링 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명에 따른 모니터 전용 피포 회로의 블럭구성도로서, 도면에서 1, 2, 10은 버퍼, 3, 8은 멀티플렉서, 4는 피포 콘트롤러, 5, 6, 7은 카운터, 9는 CMOS SRAM을 각각 나타낸다.

도면에 도시한 바와 같이, 버퍼(1)는 4플랜의 메모리(외부의 비디오 메모리를 말함)로부터 16컬러를 나타낼 수 있는 4바이트 데이타를 페이지 셀(PAGE_SEL)신호에 의해 모두 래치될 때까지 저장하며, 외부로부터의 클리어신호를 인가받고, 외부로는 8비트 데이타 버스로 연결되어 있는 32비트 래치 버퍼이다.

버퍼(2)는 상기 버퍼(1)와 32비트 데이타 버스로 연결되며, 외부로부터의 클리어 신호를 인가받고, 외부로부터의 페이지 앤드(PAGE_END)신호를 END단자로 인가받는다.

멀티플렉서(3)는 상기 버퍼(2)에 16비트 데이타 버스로 연결되어 출력신호를 인가받아 멀티플렉싱한 후 다시 16비트의 데이타버스로 출력한다.

피포 콘트롤러(4)는 상기 페이지 앤드(PAGE_END)신호를 END단자로 인가받고 외부로부터 클리어 신호와 수평 디스플레이 신호, 수직 디스플레이 신호와 클럭신호를 인가받아 페이지 인에이블(P_EN)신호를 출력하며 하이/로우(H/L)신호를 상기 멀티플렉서(3)로 출력한다.

카운터(5)는 상기 피포 콘트롤러(4)로부터 W_CE신호를 인가받고 외부로부터 클리어 신호와 클럭신호를 인가받아 카운트하며, 카운터(6)는 상기 피포 콘트롤(4)로부터 R_CE신호와 클리어 신호와 클럭신호를 인가받으며, 카운터(7)는 상기 피포 콘트롤(4)로부터 W_CE, R_CE신호를 인가받고, 클리어 신호와 클럭신호를 인가받아 허리(HURRY)와 풀(FULL)신호를 출력한다.

멀티플렉서(8)는 상기 카운터(5,6)의 카운트 출력을 데이타 버스를 이용하여 입력하여 멀티플렉싱 한후 5비트 어드레스 데이타 버스로 출력한다.

CMOS SRAM(9)은 상기 피포 콘트롤러(4)로부터의 출력신호를 /WEB(로우 액티브의 라이트 인에이블 신호), OE신호(출력 인에이블)단자로 인가받고 상기 멀티플렉서(8)에 어드레스 버스로 연결되어 있다.

버퍼(2)는 상기 피포 콘트롤러(4)로부터 페이지 인에이블(P_EN)신호를 인가받고, 외부로부터 클럭신호를 입력받으며, 상기 멀티플렉서(3)와 상기 CMOS SRAM(9)에 데이타 버스로 연결되어 4비트 페이지 데이타(P_DATA)를 출력한다.

더 자세히 설명하면, 버퍼(1)에서는 상기 4플랜의 메모리로부터 16컬러를 나타낼 수 있는 4바이트 데이타를 페이지 셀 신호에 의해 모두 래치할 때까지 일단 저장해두고 4바이트 데이타가 상기 버퍼(1)에 축적되면 페이지 앤드 신호가 액티브되어 이 신호를 클럭으로 사용하여 상기 버퍼(1)의 데이타를 버퍼(2)로 전송한다. 버퍼(2)는 픽셀 스트림 버퍼로서 읽어들인 4바이트 데이타를 각 비트별로 조합하여 즉, 같은 비트가 4개씩이므로 16컬러를 나타낼 수 있도록 새로운 데이타를 구성하게 된다. 또한, SRAM은 n바이 16으로 데이타 폭이 16이어서 상기 버퍼(2)는 16비트씩 두번에 걸쳐 SRAM에 써넣게 된다.

상기 피포 콘트롤러(4)는 상기 SRMA(9)의 데이타 입/출력을 제어하게 되는데 모니터 리프레쉬용이므로 이용되는 화면 제어 신호는 CRT콘트롤러(도시하지 않음)로부터 수평 디스플레이신호, 수직 디스플레이 신호를 사용한다.

이 때 상기 피포 콘트롤러(4)의 제어 영역은 디스플레이 영역에서의 제어와 블랭크 영역에서의 제어를 들 수 있다. 즉, 디스플레이 영역에서는 모니터 리프레쉬를 위해 비디오 클럭에 동기된 데이타를 일정한 속도로 계속 피포로부터 읽어내는 동작과 상기 카운터(7)의 풀, 허리 상태 신호와 피포회로의 시스팀의 상태에 따라 랜덤하게 데이타를 써넣는 동작을 수행하도록 한다. 다시 말하면, 1포트 SRAM이므로 동시에 입/출력을 행할 수 없으므로, 블랭크 영역에서는 피포에 써 넣는 동작만 반복하게 된다.

그리고 피포의 어드레스를 나타내는 카운터(5,6,7)이므로 피포의 현상태를 나타내주게 된다. 일단 상기 SRMA(9)에 데이타가 써지고 디스플레이 영역에서 액티브되면 상기 SRAM(9)은 16비트 데이타를 상기 피포 콘트롤러(4)의 제어에 의해 버퍼(10)로 전송하게 된다. 상기 버퍼(10)는 16비트 버퍼로서 4비트씩 4개의 서브블럭으로 묶을 수 있다. 따라서, 상기 피포 콘트롤러(4)의 페이지 인에이블(P_EN)신호에 의해 로드된 데이타는 비디오 클럭에 동기되어 4비트씩 데이타를 출력하게 되는데 이 데이타가 16칼라를 나타내기 위해 외부의 RAMDAC(RAM Digital/Analog converter)(상기 버퍼(10)에 인터페이스 되는 디바이스임)에 입력된다.

상기와 같이 하여 메모리로부터 읽어낸 데이타는 초당 60Hz이상의 화면이 리프레쉬를 수행하게 된다.

제2도는 피포 제어에 따른 상태 표시도이다.

도면에서, DISP는 디스플레이 액티브 영역, END_F앤드 플래그 신호, P_EN은 피포로부터 데이타 출력을 위한 인에이블 신호, W_CE는 업 카운터 인에이블 신호, R_CE업 카운터 인에이블 신호, /(H/L)는 상기 버퍼(3)의 데이타 선택 신호를 각각 나타낸다.

도면에 도시한 바와 같이, 화면의 데이타 파손 방지를 위하여 RD상태가 우선순위가 높이 설정되어 있으며 처리과정은 아래와 같다.

1) 홀드 - RD - WR1 - WR2

2) 홀드 - WR1 - RD - WR2

3) 홀드 - WR1 - WR2 - RD

상세히 설명하면, 피포 제어부는 크게 피포로부터 데이타의 출력과 입력의 경우로 나누어 설명할 수 있다.

먼저, END신호가 액티브되면 상기 제1도의 버퍼(1)에 4플랜의 4바이트 데이타가 모두 로드된 상태이므로 이 데이타를 버퍼(2)의 데이타 조합을 거쳐 SRMA(9)에 쓸 수 있다.

상기 SRAM(9)은 n×16이므로 4바이트(32비트) 데이타는 두번에 걸쳐 즉, WR1, WR2로 저장하게 된다.

따라서, SRAM의 어드레스 생성을 위해 먼저 W_CE신호가 WR1, WR2보다 앞에서 생성되며, 이후의 /WEB신호를 SRAM에 인가하게 된다.

그리고, 피포로부터 데이타 출력을 위해서는 출력 인에이블신호를 액티브 시켜야 하며, 피포에 데이타 저장시와 마찬가지로 R_CE신호를 먼저 생성하여 SRAM의 어드레스를 생성한다.

그리고 나서, 출력 인에이블 신호를 생성하여 16비트의 데이타를 상기 버퍼(10)에 출력시킨다.

상기한 바와 같이, 피포의 출력 데이타는 저장시와는 달리 디스플레이 영역에서는 일정한 속도로 계속해서 피포로부터 데이타를 읽어내어 RAMDAC로 전송해야 한다. 그렇기 때문에 출력 인에이블 상태가 WR1, WR2상태보다 우선 순위가 높게 설정되어 있다.

일단, 상기 버퍼(10)에 출력된 데이타는 2분주(45MHz클럭의 2분주)된 비디오 클럭에 의해 4번에 걸쳐 RAMDAC로 전달된다.

피포에 저장시에도 WR1, WR2 두번에 걸쳐 32비트 데이타가 모두 저장되면 다음의 END 신호에 의해 ENF_F(END의 플래그 신호)신호가 생성될 수 있도록 WR2상태에서 END_F신호를 리셋시킨다. (여기서, 입력신호순/출력신호순으로 표기하였다)

도면에서 1은 액티브 상태, 0은 인액티브 상태, x는 고려치 않음을 나타낸다.

제3도는 본 발명을 통해 생성되는 신호의 제어에 다른 타이밍도이다.

도면에서 클럭은 비디오 클럭의 1/2 분할 클럭이다. 4바이트 데이타가 버퍼(1)에 래치되면 페이지 앤드 신호의 상승 에지에서 버퍼(2)로 전송되며 /WER신호의 로우 액티브에 의해 데이타는 2회에 걸쳐 피포에 쓰여진다. 피포로부터 데이타 출력에는 디스플레이 영역에서만 동작하고 또한 일정하게 동작해야 하므로 내부카운터의 조합에 의해 일정하게 OE신호가 발생하도록 하였다. 일단 OE발생시는 16비트의 데이타가 버퍼(10)에 페이지 인에이블신호에 의해 래치되며 4회(OE0∼0E3)에 걸쳐 외부의 RAMDAC로 전송된다.

그리고, 카운터(7)의 출력신호인 '허리(HURRY)'와 '풀(FULL)'신호는 외부의 메모리 콘트롤러로 입력되며, 피포가 풀 상태일 때 대기 신호로 동작하며, '허리' 신호는 피포에 리프레쉬할 데이타가 적으므로 신속하게 피포를 채우라는 명령을 외부 메모리 콘트롤러에 입력하는 신호이다. 또한, 피포의 입/출력 신호 비율은 2 : 1로 입력이 2배 빠르므로 디스플레이 영역 도중에는 잘 발생되지 않으나 화면의 새로운 라인 데이타를 피포에 채우게 될 때에는 항상 액티브되어 일정량의 데이타가 미리 디스플레이 시작전에 채워지게 된다.

이처럼 1포트 CMSO SRAM을 사용하여 랜덤 입력/정상 출력의 피포를 실현할 수 있으며, 이러한 회로를 칩으로 ASIC(APPLICATION SPECIFIC IC)화 시에 게이트 수를 감소시킴으로써 다이(DIE) 크기를 작아지게 하여 비용 절감의 효과가 있다.

Claims

4플랜의 메모리(외부의 비디오 메모리)로부터 16컬러를 나타낼 수 있는 4바이트 데이타를 페이지 셀(PAGE_SEL)신호에 의해 모드 래치될 때까지 저장하며, 외부로부터의 클리어신호를 인가받고, 외부로는 8비트 데이타 버스로 연결되어 있는 제1버퍼링 수단(1), 상기 제1버퍼링 수단(1)과 데이타 버스로 연결되며, 외부로부터의 클리어 신호를 인가받고, 외부로부터의 페이지 앤드(PAGE_END)신호를 END단자로 인가받는 제2버퍼링 수단(2), 상기 제2버퍼링 수단(2)에 데이타 버스로 연결되어 출력신호를 인가받아 멀티플렉싱하는 제1멀티플렉서(3), 상기 페이지 앤드(PAGE_END)신호를 END단자로 인가받고 외부로부터 클리어 신호와 수평 디스플레이 신호, 수직 디스플레이 신호와 클럭신호를 인가받아 페이지 인에이블(PEN)신호를 출력하며 하이/로우 신호를 상기 제1멀티플렉서(3)로 출력하는 피포 콘트롤 수단(4), 상기 피포 콘트롤 수단(4)으로부터 W_CE(업 카운터 인에이블 신호)신호를 인가받고 외부로부터 클리어신호와 클럭신호를 인가받아 카운트하는 제1카운트 수단(5), 상기 피포 콘트롤 수단(4)으로부터 R_CE(업 카운터 인에이블 신호)신호와 클리어 신호와 클럭신호를 인가받는 제2카운트 수단(6), 상기 피포 콘트롤 수단(4)으로부터 상기 W_CE, R_CE신호를 인가받고, 클리어 신호와 클럭신호를 인가받아 '허리(HURRY)'와 '풀(FULL)'신호를 출력하는 제3카운트 수단(7), 상기 제1 및 제2카운트 수단(5,6)의 카운트 출력을 데이타 버스를 이용하여 입력하여 멀티플렉싱 한 후 어드레스 데이타버스로 출력하는 제2멀티플렉서(8), 상기 피포 콘트롤 수단(4)으로부터의 출력신호를 /WEB, OE신호(출력 인에이블 신호)단자로 인가받고 상기 제2멀티플렉서(8)에 어드레스 버스로 연결되어 있는 CMOS SRAM(9), 및 상기 피포 콘트롤 수단(4)으로부터 페이지 인에이블(P_EN)신호를 인가받고, 외부로부터 클럭신호를 입력받으며, 상기 제1멀티플렉서(3)와 상기 CMOS SRAM(9)에 데이타 버스로 연결되어 페이지 데이타(P_DATA)를 출력하는 제3버퍼링 수단(10)을 구비하는 것을 특징으로 하는 모니터 리프레쉬(Refresh)를 위한 전용 피포(FIFO) 회로.