JPH0561684A - プログラム格納方法 - Google Patents
プログラム格納方法Info
- Publication number
- JPH0561684A JPH0561684A JP22065491A JP22065491A JPH0561684A JP H0561684 A JPH0561684 A JP H0561684A JP 22065491 A JP22065491 A JP 22065491A JP 22065491 A JP22065491 A JP 22065491A JP H0561684 A JPH0561684 A JP H0561684A
- Authority
- JP
- Japan
- Prior art keywords
- program
- page
- subroutine
- dram
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭをページモードで使用す
る場合に、プログラムの実行時間を早くするプログラム
格納方法を提供する。 【構成】 プログラムは、処理１〜処理３と、その各処
理の間でコールされるサブルーチン１を、ページｎに配
置し、処理４・処理５と、その各処理の間でコールされ
るサブルーチン２を、ページｎ＋１に配置できるよう
に、ソースプログラムを記述するか、配置アドレスを指
定して構成する。
る場合に、プログラムの実行時間を早くするプログラム
格納方法を提供する。 【構成】 プログラムは、処理１〜処理３と、その各処
理の間でコールされるサブルーチン１を、ページｎに配
置し、処理４・処理５と、その各処理の間でコールされ
るサブルーチン２を、ページｎ＋１に配置できるよう
に、ソースプログラムを記述するか、配置アドレスを指
定して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭ上
にローディングしたプログラムを、ＣＰＵがページモー
ドサイクルで実行するコンピュータシステムにおけるプ
ログラム格納方法に関する。
にローディングしたプログラムを、ＣＰＵがページモー
ドサイクルで実行するコンピュータシステムにおけるプ
ログラム格納方法に関する。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭ（以下、Ｄ
ＲＡＭと称す）にプログラムをローディングし、これを
中央処理装置（以下、ＣＰＵと称す）からアクセスして
所定の処理を実行するコンピュータシステムでは、ＣＰ
Ｕの待ち時間を短縮するために、ＤＲＡＭをページモー
ドでアクセスするようにしている。このページモード
は、ＤＲＡＭの書込／読出を制御するＤＲＡＭ制御回路
で、ＤＲＡＭを構成する行列状に配列されたメモリセル
の一つの行を１ページとして管理するもので、行アドレ
スストローブ（以下、ＲＡＳと称す）信号及び行アドレ
スを出力することにより、ＤＲＡＭの所定の行を指定
し、続いて列アドレスストローブ（以下、ＣＡＳと称
す）信号及び列アドレスによって所定の列を指定して所
定のアドレスに対しアクセスを行った後、同一行の異な
る列のアドレスに対してアクセスする場合には、ＣＡＳ
信号及び列アドレスを出力するのみで所望の列のアドレ
スを連続してアクセスすることができるようにし、行即
ちページを変更する場合のみＲＡＳ信号及び行アドレス
を出力し、このときにはＤＲＡＭ制御回路からＣＰＵの
マシンサイクルに対してウエイト（ＷＡＩＴ）ステート
を挿入するようにしている。
ＲＡＭと称す）にプログラムをローディングし、これを
中央処理装置（以下、ＣＰＵと称す）からアクセスして
所定の処理を実行するコンピュータシステムでは、ＣＰ
Ｕの待ち時間を短縮するために、ＤＲＡＭをページモー
ドでアクセスするようにしている。このページモード
は、ＤＲＡＭの書込／読出を制御するＤＲＡＭ制御回路
で、ＤＲＡＭを構成する行列状に配列されたメモリセル
の一つの行を１ページとして管理するもので、行アドレ
スストローブ（以下、ＲＡＳと称す）信号及び行アドレ
スを出力することにより、ＤＲＡＭの所定の行を指定
し、続いて列アドレスストローブ（以下、ＣＡＳと称
す）信号及び列アドレスによって所定の列を指定して所
定のアドレスに対しアクセスを行った後、同一行の異な
る列のアドレスに対してアクセスする場合には、ＣＡＳ
信号及び列アドレスを出力するのみで所望の列のアドレ
スを連続してアクセスすることができるようにし、行即
ちページを変更する場合のみＲＡＳ信号及び行アドレス
を出力し、このときにはＤＲＡＭ制御回路からＣＰＵの
マシンサイクルに対してウエイト（ＷＡＩＴ）ステート
を挿入するようにしている。
【０００３】ところで、ＤＲＡＭにローディングされる
プログラムの作成やＤＲＡＭ内でのプログラムの配置に
ついて、従来はページモードのアクセスの特長を全く考
慮せずに行っているのが実情であり、例えばメインプロ
グラムとこれによってコールされるサブルーチンとの関
係は、図７に示すように、ＤＲＡＭのメモリ領域上にお
ける第ｎページには処理１〜処理４が配置され、第ｎ＋
１ページには処理５とサブルーチン１及びサブルーチン
２とが配置されている。また、分岐命令で分岐する処理
では、図８に示すように、第ｍページには処理１及び判
定が配置され、第ｍ＋１ページには処理２〜処理４が配
置されている。
プログラムの作成やＤＲＡＭ内でのプログラムの配置に
ついて、従来はページモードのアクセスの特長を全く考
慮せずに行っているのが実情であり、例えばメインプロ
グラムとこれによってコールされるサブルーチンとの関
係は、図７に示すように、ＤＲＡＭのメモリ領域上にお
ける第ｎページには処理１〜処理４が配置され、第ｎ＋
１ページには処理５とサブルーチン１及びサブルーチン
２とが配置されている。また、分岐命令で分岐する処理
では、図８に示すように、第ｍページには処理１及び判
定が配置され、第ｍ＋１ページには処理２〜処理４が配
置されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のプログラム格納方法では、メインプログラムから、
頻繁にサブルーチンをコールする処理において、図７の
ように処理１〜処理４が配置されているメモリ領域と、
サブルーチンが配置されているメモリ領域のページが異
なる場合、メインプログラムからサブルーチンをコール
し、またサブルーチンからメインプログラムへリターン
するたびに、ＤＲＡＭ制御回路は、ＤＲＡＭの行アドレ
スを変更する必要が生じるため、ＣＰＵのＤＲＡＭへの
アクセスに対して、ウエイトステートが挿入される。
来のプログラム格納方法では、メインプログラムから、
頻繁にサブルーチンをコールする処理において、図７の
ように処理１〜処理４が配置されているメモリ領域と、
サブルーチンが配置されているメモリ領域のページが異
なる場合、メインプログラムからサブルーチンをコール
し、またサブルーチンからメインプログラムへリターン
するたびに、ＤＲＡＭ制御回路は、ＤＲＡＭの行アドレ
スを変更する必要が生じるため、ＣＰＵのＤＲＡＭへの
アクセスに対して、ウエイトステートが挿入される。
【０００５】また、同様に、分岐命令で分岐する処理に
おいて、図８のように分岐先（処理２）のアドレスのペ
ージが異なる場合、分岐し、またリターンするたびに、
ＣＰＵのＤＲＡＭへのアクセスに対して、ウエイトステ
ートが挿入される。このように、ＣＰＵのアクセスに対
して、ウエイトステートが挿入された分、プログラムの
実行時間が遅くなるという課題がある。
おいて、図８のように分岐先（処理２）のアドレスのペ
ージが異なる場合、分岐し、またリターンするたびに、
ＣＰＵのＤＲＡＭへのアクセスに対して、ウエイトステ
ートが挿入される。このように、ＣＰＵのアクセスに対
して、ウエイトステートが挿入された分、プログラムの
実行時間が遅くなるという課題がある。
【０００６】そこで、この発明は、上記従来方法の課題
に着目してなされたものであり、ウエイトステートの挿
入を極力少なくし、プログラムの実行時間の遅れを減少
させるためのプログラム格納方法を提供することを目的
としている。
に着目してなされたものであり、ウエイトステートの挿
入を極力少なくし、プログラムの実行時間の遅れを減少
させるためのプログラム格納方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係るプログラム格納方法は、プログラム
がローディングされるダイナミックＲＡＭのメモリ領域
をページモードでアクセスするコンピュータシステムの
プログラム格納方法において、メインプログラムと、該
メインプログラムからコールされる頻度の高いサブルー
チンとを同一ページのメモリ領域に格納するようにした
ことを特徴としている。
に、請求項１に係るプログラム格納方法は、プログラム
がローディングされるダイナミックＲＡＭのメモリ領域
をページモードでアクセスするコンピュータシステムの
プログラム格納方法において、メインプログラムと、該
メインプログラムからコールされる頻度の高いサブルー
チンとを同一ページのメモリ領域に格納するようにした
ことを特徴としている。
【０００８】また、請求項２に係るプログラム格納方法
は、プログラムがローディングされるダイナミックＲＡ
Ｍのメモリ領域をページモードでアクセスするコンピュ
ータシステムのプログラム格納方法において、分岐命令
のあるプログラムと、該分岐命令により分岐する分岐先
プログラムのうち、実行頻度の高い分岐先プログラムと
を同一ページのメモリ領域に格納するようにしたことを
特徴としている。
は、プログラムがローディングされるダイナミックＲＡ
Ｍのメモリ領域をページモードでアクセスするコンピュ
ータシステムのプログラム格納方法において、分岐命令
のあるプログラムと、該分岐命令により分岐する分岐先
プログラムのうち、実行頻度の高い分岐先プログラムと
を同一ページのメモリ領域に格納するようにしたことを
特徴としている。
【０００９】
【作用】請求項１に係るプログラム格納方法において
は、サブルーチンのコールによるページの変更が少なく
なるため、ＣＰＵのＤＲＡＭへのアクセスに対して、挿
入されるウエイトステートが減少するため、プログラム
の実行時間の遅れが少なくなる。
は、サブルーチンのコールによるページの変更が少なく
なるため、ＣＰＵのＤＲＡＭへのアクセスに対して、挿
入されるウエイトステートが減少するため、プログラム
の実行時間の遅れが少なくなる。
【００１０】請求項２に係るプログラム格納方法におい
ては、分岐命令によるページの変更が少なくなるため、
ＣＰＵのＤＲＡＭへのアクセスに対して、挿入されるウ
エイトステートが減少するため、プログラムの実行時間
の遅れが少なくなる。
ては、分岐命令によるページの変更が少なくなるため、
ＣＰＵのＤＲＡＭへのアクセスに対して、挿入されるウ
エイトステートが減少するため、プログラムの実行時間
の遅れが少なくなる。
【００１１】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の実施例を示すブロック図であ
る。図１において、ＣＰＵ１がＤＲＡＭ３とデータの授
受を行う場合、先ずアドレスがＣＰＵ１からＤＲＡＭ制
御回路２へ送られる。ＤＲＡＭ制御回路は送られてきた
アドレスが前回のアドレスと同じページ内のものか否か
判断し、同じページ内のアドレスであれば、ＤＲＡＭ３
に対しＣＡＳ（列アドレスストローブ）信号と列アドレ
ス信号を送出する。これによりＣＰＵ１とＤＲＡＭ３は
データの授受を行うことができる。
明する。図１は、本発明の実施例を示すブロック図であ
る。図１において、ＣＰＵ１がＤＲＡＭ３とデータの授
受を行う場合、先ずアドレスがＣＰＵ１からＤＲＡＭ制
御回路２へ送られる。ＤＲＡＭ制御回路は送られてきた
アドレスが前回のアドレスと同じページ内のものか否か
判断し、同じページ内のアドレスであれば、ＤＲＡＭ３
に対しＣＡＳ（列アドレスストローブ）信号と列アドレ
ス信号を送出する。これによりＣＰＵ１とＤＲＡＭ３は
データの授受を行うことができる。
【００１２】異なるページのアドレスであれば、ＤＲＡ
Ｍ制御回路２は、先ず、ＷＡＩＴ信号をＣＰＵ１へ送
り、ＣＰＵ１のマシンサイクルにウエイトステートを挿
入すると共に、ＲＡＳ（行アドレスストローブ）信号と
行アドレス信号をＤＲＡＭ３へ送り、ＤＲＡＭ３のペー
ジを変更する。次いで、ＤＲＡＭ３に対しＣＡＳ（列ア
ドレスストローブ）信号と列アドレス信号を送出する。
これによりＣＰＵ１とＤＲＡＭ３はデータの授受を行う
ことができる。
Ｍ制御回路２は、先ず、ＷＡＩＴ信号をＣＰＵ１へ送
り、ＣＰＵ１のマシンサイクルにウエイトステートを挿
入すると共に、ＲＡＳ（行アドレスストローブ）信号と
行アドレス信号をＤＲＡＭ３へ送り、ＤＲＡＭ３のペー
ジを変更する。次いで、ＤＲＡＭ３に対しＣＡＳ（列ア
ドレスストローブ）信号と列アドレス信号を送出する。
これによりＣＰＵ１とＤＲＡＭ３はデータの授受を行う
ことができる。
【００１３】図２は、ＤＲＡＭ制御回路２におけるＤＲ
ＡＭ３へのアドレス指定の動作を示すフローチャートで
ある。先ず、ステップＳ１においてＣＰＵ１からアドレ
ス信号を受信する。次いで、ステップＳ２において受信
したアドレスが前回受信したアドレスと同じページのも
のであるか否かを判断する。同じページであればステッ
プＳ５へ移行し、異なるページであればステップＳ３へ
移る。ステップＳ３では、ＤＲＡＭ制御回路２からＣＰ
Ｕ１へＷＡＩＴ信号を送出する。次に、ステップＳ４で
は、ＤＲＡＭ制御回路２からＤＲＡＭ３へＲＡＳ信号と
行アドレス信号を送出する。そして、ＲＡＳ信号と行ア
ドレス信号がＤＲＡＭ３に受け取られた後、ＣＰＵ１に
対するＷＡＩＴ信号の送出を中止する。これにより、Ｃ
ＰＵ１のマシンサイクルにウエイトステートが１ステー
ト以上挿入されることになる。
ＡＭ３へのアドレス指定の動作を示すフローチャートで
ある。先ず、ステップＳ１においてＣＰＵ１からアドレ
ス信号を受信する。次いで、ステップＳ２において受信
したアドレスが前回受信したアドレスと同じページのも
のであるか否かを判断する。同じページであればステッ
プＳ５へ移行し、異なるページであればステップＳ３へ
移る。ステップＳ３では、ＤＲＡＭ制御回路２からＣＰ
Ｕ１へＷＡＩＴ信号を送出する。次に、ステップＳ４で
は、ＤＲＡＭ制御回路２からＤＲＡＭ３へＲＡＳ信号と
行アドレス信号を送出する。そして、ＲＡＳ信号と行ア
ドレス信号がＤＲＡＭ３に受け取られた後、ＣＰＵ１に
対するＷＡＩＴ信号の送出を中止する。これにより、Ｃ
ＰＵ１のマシンサイクルにウエイトステートが１ステー
ト以上挿入されることになる。
【００１４】ステップＳ５では、ＤＲＡＭ制御回路２か
らＤＲＡＭ３へＣＡＳ信号と列アドレス信号を送出す
る。これにより、ＤＲＡＭ３の特定のアドレスが選択さ
れたことになり、ＣＰＵ１とＤＲＡＭ３との間でデータ
の授受を行うことができる。なお、ページモードである
ため、ＲＡＳ信号が“Ｌ”である期間は、ＣＡＳ信号と
列アドレス信号を更新するだけで、同じページ内の他の
アドレスをアクセスすることができる。ステップＳ６に
おいて、プログラムの実行が完了したのであれば、図２
のフローチャートの処理は終了し、完了していなけれ
ば、ステップＳ１へ戻る。
らＤＲＡＭ３へＣＡＳ信号と列アドレス信号を送出す
る。これにより、ＤＲＡＭ３の特定のアドレスが選択さ
れたことになり、ＣＰＵ１とＤＲＡＭ３との間でデータ
の授受を行うことができる。なお、ページモードである
ため、ＲＡＳ信号が“Ｌ”である期間は、ＣＡＳ信号と
列アドレス信号を更新するだけで、同じページ内の他の
アドレスをアクセスすることができる。ステップＳ６に
おいて、プログラムの実行が完了したのであれば、図２
のフローチャートの処理は終了し、完了していなけれ
ば、ステップＳ１へ戻る。
【００１５】したがって、ＤＲＡＭ３をページモードで
使用した場合において、コールされる頻度の高いサブル
ーチンや分岐命令により分岐する頻度の高い分岐先を、
メインプログラムと同じページのメモリ領域に配置でき
るようにソースプログラムを記述するか、配置するアド
レスを指定することによって、ウエイトステートの挿入
を極力少なくして、プログラムの実行時間の遅れを減少
させることができる。
使用した場合において、コールされる頻度の高いサブル
ーチンや分岐命令により分岐する頻度の高い分岐先を、
メインプログラムと同じページのメモリ領域に配置でき
るようにソースプログラムを記述するか、配置するアド
レスを指定することによって、ウエイトステートの挿入
を極力少なくして、プログラムの実行時間の遅れを減少
させることができる。
【００１６】図４は、図３のフローチャートのプログラ
ムを、メモリ領域に配置した例である。図４に示される
ように、処理１〜処理３と、その各処理の間でコールさ
れるサブルーチン１をページｎに配置し、処理４・処理
５と、その各処理の間でコールされるサブルーチン２を
ページｎ＋１に配置する。
ムを、メモリ領域に配置した例である。図４に示される
ように、処理１〜処理３と、その各処理の間でコールさ
れるサブルーチン１をページｎに配置し、処理４・処理
５と、その各処理の間でコールされるサブルーチン２を
ページｎ＋１に配置する。
【００１７】サブルーチン１は、ページｎの領域の中で
あれば、どこに配置してもよい。同様にサブルーチン２
も、ページｎ＋１の領域の中であれば、どこに配置して
もよい。このような配置とすることで、サブルーチンを
コールしても、図３のフローチャートのプログラムで
は、ページの変更は発生せず、処理３の次のサブルーチ
ン１の終了後、処理４へ移るときに一回ページの変更が
発生することになる。
あれば、どこに配置してもよい。同様にサブルーチン２
も、ページｎ＋１の領域の中であれば、どこに配置して
もよい。このような配置とすることで、サブルーチンを
コールしても、図３のフローチャートのプログラムで
は、ページの変更は発生せず、処理３の次のサブルーチ
ン１の終了後、処理４へ移るときに一回ページの変更が
発生することになる。
【００１８】さらに、図３のフローチャートのプログラ
ムの全てが、同一のページ内に収まれば、ページの変更
は発生しない。次に、図６は、図５のフローチャートの
プログラムを、メモリ領域に配置した例である。このプ
ログラムは、処理１の次に、判定で“ＹＥＳ”になるま
で、必要なだけ処理２を繰り返すことを意味している。
ムの全てが、同一のページ内に収まれば、ページの変更
は発生しない。次に、図６は、図５のフローチャートの
プログラムを、メモリ領域に配置した例である。このプ
ログラムは、処理１の次に、判定で“ＹＥＳ”になるま
で、必要なだけ処理２を繰り返すことを意味している。
【００１９】図６に示されるように、処理１・処理２・
判定をページｍに配置し、処理３・処理４をページｍ＋
１に配置する。このような配置とすることで、処理２に
分岐しても、ページの変更は発生せず、判定後に処理３
ヘ移るときに一回ページの変更が発生することになる。
さらに、図５のフローチャートのプログラムの全てが、
同一のページ内に収まれば、ページの変更は発生しな
い。
判定をページｍに配置し、処理３・処理４をページｍ＋
１に配置する。このような配置とすることで、処理２に
分岐しても、ページの変更は発生せず、判定後に処理３
ヘ移るときに一回ページの変更が発生することになる。
さらに、図５のフローチャートのプログラムの全てが、
同一のページ内に収まれば、ページの変更は発生しな
い。
【００２０】
【発明の効果】本発明は、上述のように構成されている
ので、次に記載する効果を奏する。請求項１のプログラ
ム格納方法においては、頻繁にコールされるサブルーチ
ンを、メインプログラムと同じページのメモリ領域に配
置することにより、マシンサイクルに対してウエイトス
テートの挿入が少なくなるので、プログラムの実行時間
を早くすることができる。
ので、次に記載する効果を奏する。請求項１のプログラ
ム格納方法においては、頻繁にコールされるサブルーチ
ンを、メインプログラムと同じページのメモリ領域に配
置することにより、マシンサイクルに対してウエイトス
テートの挿入が少なくなるので、プログラムの実行時間
を早くすることができる。
【００２１】請求項２のプログラム格納方法において
は、分岐命令による分岐先のアドレスを、分岐命令のあ
るプログラムと同じページのメモリ領域に配置すること
により、マシンサイクルに対してウエイトステートの挿
入が少なくなるので、プログラムの実行時間を早くする
ことができる。
は、分岐命令による分岐先のアドレスを、分岐命令のあ
るプログラムと同じページのメモリ領域に配置すること
により、マシンサイクルに対してウエイトステートの挿
入が少なくなるので、プログラムの実行時間を早くする
ことができる。
【図１】実施例の構成図である。
【図２】図１の構成における動作のフローチャート図で
ある。
ある。
【図３】サブルーチンコールのあるプログラムのフロー
チャート図である。
チャート図である。
【図４】図３のプログラムをメモリ上に配置した実施例
である。
である。
【図５】分岐命令のあるプログラムのフローチャート図
である。
である。
【図６】図５のプログラムをメモリ上に配置した実施例
である。
である。
【図７】図３のプログラムをメモリ上に配置した従来例
である。
である。
【図８】図５のプログラムをメモリ上に配置した従来例
である。
である。
１ ＣＰＵ ２ ＤＲＡＭ制御回路 ３ ＤＲＡＭ
Claims (2)
- 【請求項１】 プログラムがローディングされるダイナ
ミックＲＡＭのメモリ領域をページモードでアクセスす
るコンピュータシステムのプログラム格納方法におい
て、メインプログラムと、該メインプログラムからコー
ルされる頻度の高いサブルーチンとを同一ページのメモ
リ領域に格納するようにしたことを特徴とするプログラ
ム格納方法。 - 【請求項２】 プログラムがローディングされるダイナ
ミックＲＡＭのメモリ領域をページモードでアクセスす
るコンピュータシステムのプログラム格納方法におい
て、分岐命令のあるプログラムと、該分岐命令により分
岐する分岐先プログラムのうち、実行頻度の高い分岐先
プログラムとを同一ページのメモリ領域に格納するよう
にしたことを特徴とするプログラム格納方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22065491A JPH0561684A (ja) | 1991-08-30 | 1991-08-30 | プログラム格納方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22065491A JPH0561684A (ja) | 1991-08-30 | 1991-08-30 | プログラム格納方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561684A true JPH0561684A (ja) | 1993-03-12 |
Family
ID=16754360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22065491A Pending JPH0561684A (ja) | 1991-08-30 | 1991-08-30 | プログラム格納方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101104273B1 (ko) * | 2004-12-29 | 2012-01-13 | 한라공조주식회사 | 고압용 열교환기의 헤더탱크 |
-
1991
- 1991-08-30 JP JP22065491A patent/JPH0561684A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101104273B1 (ko) * | 2004-12-29 | 2012-01-13 | 한라공조주식회사 | 고압용 열교환기의 헤더탱크 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7380076B2 (en) | Information processing apparatus and method of accessing memory | |
| KR910003592B1 (ko) | 부분 서입 제어장치 | |
| US5577218A (en) | Memory access control method wherein block access is performed as a sequential access to an address updated by incrementation | |
| US4964037A (en) | Memory addressing arrangement | |
| KR100353448B1 (ko) | 공유메모리 제어장치 및 방법 | |
| JPH0561684A (ja) | プログラム格納方法 | |
| JP2000099389A (ja) | Ｅｄｒａｍを組込んだ集積回路及びデ―タ・アクセス方法 | |
| JPS5953631B2 (ja) | 記憶制御装置 | |
| JPH01261758A (ja) | コンピュータ装置 | |
| JPH01195552A (ja) | メモリアクセス制御方式 | |
| JP3314395B2 (ja) | メモリ制御装置 | |
| JPS6336346A (ja) | バンク切替回路 | |
| JPH0261749A (ja) | データ転送装置 | |
| JPH05257807A (ja) | キャッシュメモリ制御装置 | |
| KR0176464B1 (ko) | 다이나믹 랜덤 억세스 메모리장치의 리플레쉬 제어회로 | |
| JPH0561769A (ja) | メモリ・アクセス方法 | |
| JPS6047613B2 (ja) | マイクロプログラム制御方式 | |
| JPH0237592A (ja) | メモリ制御装置 | |
| JPH05127993A (ja) | メモリ回路方式 | |
| JPS63123145A (ja) | バツフアメモリ装置 | |
| JPH0414147A (ja) | 中央演算処理装置 | |
| JPH0934780A (ja) | データ処理装置および方法 | |
| JPH04276379A (ja) | Ｄｒａｍアクセス制御方式 | |
| JPS63646A (ja) | メモリアクセス待ち制御回路 | |
| JPH03203891A (ja) | メモリ制御装置 |