JP2000099389A - Ｅｄｒａｍを組込んだ集積回路及びデ―タ・アクセス方法 - Google Patents
Ｅｄｒａｍを組込んだ集積回路及びデ―タ・アクセス方法Info
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- G06F15/76—Architectures of general purpose stored program computers
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- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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Abstract
(57)【要約】
【課題】ＥＤＲＡＭのデータ読出／書込動作を高速化す
る。 【解決手段】ＥＤＲＡＭ１２とロジック・エレメント１
４とを同一基板上に形成し、これらをメモリ・バス３６
により接続している。ＥＤＲＡＭ１２は、複数対のＤＲ
ＡＭバンク１６及びＳＲＡＭキャッシュ１８を含み、各
バンクは行列状の記憶位置を含み、その１列分の記憶デ
ータが対応するキャッシュにロード可能である。ロジッ
ク・エレメント１４のルックアヘッドＤＲＡＭコントロ
ーラ２４は、バス３６を監視して次のサイクルの内容を
予測し、予測されたアドレスを含むバンク中の１列分の
データを対応するキャッシュ１８にロードし、それによ
り高速化を図る。また、同一基板上に構成されているの
で、個別製作のデバイスを組合せた従来例と比べて、メ
モリ動作のデータ・スループット・レートが向上する。
る。 【解決手段】ＥＤＲＡＭ１２とロジック・エレメント１
４とを同一基板上に形成し、これらをメモリ・バス３６
により接続している。ＥＤＲＡＭ１２は、複数対のＤＲ
ＡＭバンク１６及びＳＲＡＭキャッシュ１８を含み、各
バンクは行列状の記憶位置を含み、その１列分の記憶デ
ータが対応するキャッシュにロード可能である。ロジッ
ク・エレメント１４のルックアヘッドＤＲＡＭコントロ
ーラ２４は、バス３６を監視して次のサイクルの内容を
予測し、予測されたアドレスを含むバンク中の１列分の
データを対応するキャッシュ１８にロードし、それによ
り高速化を図る。また、同一基板上に構成されているの
で、個別製作のデバイスを組合せた従来例と比べて、メ
モリ動作のデータ・スループット・レートが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは、集積回路
として形成したメモリ・デバイスに関するものである。
より詳しくは、本発明は、ＥＤＲＡＭ（エンハンスト・
ダイナミック・ランダム・アクセス・メモリ）デバイス
と、処理装置等のロジック・エレメントとを、同一の基
板上に形成した集積回路に関するものであり、また、か
かる集積回路に関連した方法に関するものである。この
分野においては、ＥＤＲＡＭと処理装置とを同一の基板
上に形成することで、ＥＤＲＡＭと処理装置とを個別の
デバイスとして製作したものを組合せた場合よりも、メ
モリ読出動作をはじめとする様々な動作における可能な
動作速度を高速化している。本発明の実施形態にかかる
動作方式においては、メモリへのアクセス動作の動作速
度を高速化しているため、ＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）キャッシュを用いることに
よって得られる利点を、最大限に活用することが可能に
なっている。
として形成したメモリ・デバイスに関するものである。
より詳しくは、本発明は、ＥＤＲＡＭ（エンハンスト・
ダイナミック・ランダム・アクセス・メモリ）デバイス
と、処理装置等のロジック・エレメントとを、同一の基
板上に形成した集積回路に関するものであり、また、か
かる集積回路に関連した方法に関するものである。この
分野においては、ＥＤＲＡＭと処理装置とを同一の基板
上に形成することで、ＥＤＲＡＭと処理装置とを個別の
デバイスとして製作したものを組合せた場合よりも、メ
モリ読出動作をはじめとする様々な動作における可能な
動作速度を高速化している。本発明の実施形態にかかる
動作方式においては、メモリへのアクセス動作の動作速
度を高速化しているため、ＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）キャッシュを用いることに
よって得られる利点を、最大限に活用することが可能に
なっている。
【０００２】
【従来の技術】ディジタル処理回路は現代の社会に深く
浸透しており、また、ディジタル処理回路を組込んだ様
々な装置が現代の社会で広く使用されている。そして、
それらによって、実に様々な種類の作業が遂行されてい
る。ディジタル処理回路は、同一作業を反復して実行す
るときに、同等の作業を手仕事で行う場合と比べて、は
るかに高速の処理速度で作業をこなすことができる。例
えば、膨大なデータを処理するときなどに、そのデータ
処理を高速で実行することができる。データ処理に際し
ては、通常、メモリ・デバイスの様々な記憶位置からデ
ータを読出すデータ読出動作と、メモリ・デバイスの様
々な記憶位置へデータを書込むデータ書込動作とが実行
される。
浸透しており、また、ディジタル処理回路を組込んだ様
々な装置が現代の社会で広く使用されている。そして、
それらによって、実に様々な種類の作業が遂行されてい
る。ディジタル処理回路は、同一作業を反復して実行す
るときに、同等の作業を手仕事で行う場合と比べて、は
るかに高速の処理速度で作業をこなすことができる。例
えば、膨大なデータを処理するときなどに、そのデータ
処理を高速で実行することができる。データ処理に際し
ては、通常、メモリ・デバイスの様々な記憶位置からデ
ータを読出すデータ読出動作と、メモリ・デバイスの様
々な記憶位置へデータを書込むデータ書込動作とが実行
される。
【０００３】更に具体的に説明すると、ディジタル・コ
ンピュータ・システムは、中央処理装置とコンピュータ
・メイン・メモリとを備えている。コンピュータ・メイ
ン・メモリの記憶位置は、データの格納位置であり、そ
こからデータが読出したり、そこへデータが書込んだり
する。コンピュータ・メイン・メモリの多くは、１個ま
たは複数個の非同期ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）集積回路で構成されている。ま
た、コンピュータ・メイン・メモリのうちには、ＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）デバ
イスで構成されたものもあり、また、コンピュータ・メ
イン・メモリの一部分だけがＳＲＡＭデバイスで構成さ
れたものもある。ＳＲＡＭデバイスの利点は、ＤＲＡＭ
デバイスと比べて、記憶位置へのアクセスをより高速で
行えることにあり、これが可能であるのは、記憶位置へ
の局所的アクセスによってデータをコンピュータ・シス
テムの中央処理装置へ高速でコピーすることができるか
らである。
ンピュータ・システムは、中央処理装置とコンピュータ
・メイン・メモリとを備えている。コンピュータ・メイ
ン・メモリの記憶位置は、データの格納位置であり、そ
こからデータが読出したり、そこへデータが書込んだり
する。コンピュータ・メイン・メモリの多くは、１個ま
たは複数個の非同期ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）集積回路で構成されている。ま
た、コンピュータ・メイン・メモリのうちには、ＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）デバ
イスで構成されたものもあり、また、コンピュータ・メ
イン・メモリの一部分だけがＳＲＡＭデバイスで構成さ
れたものもある。ＳＲＡＭデバイスの利点は、ＤＲＡＭ
デバイスと比べて、記憶位置へのアクセスをより高速で
行えることにあり、これが可能であるのは、記憶位置へ
の局所的アクセスによってデータをコンピュータ・シス
テムの中央処理装置へ高速でコピーすることができるか
らである。
【０００４】これらメモリ・デバイスを構成している複
数の記憶位置は、メモリ・アレイを形成するように配列
されている。メモリ・アレイの中の個々の記憶位置を指
定するためには、メモリ・アドレスを用いる。あるメモ
リ・アレイの中の所望の記憶位置にアクセスするには、
その記憶位置のメモリ・アドレスを表示したアドレス信
号を、メモリ・デバイスのデコーダ回路へ供給する。デ
コーダ回路は、供給されたアドレス信号をデコードする
ことで、そのアドレス信号が指定している記憶位置にア
クセスできるようにする。
数の記憶位置は、メモリ・アレイを形成するように配列
されている。メモリ・アレイの中の個々の記憶位置を指
定するためには、メモリ・アドレスを用いる。あるメモ
リ・アレイの中の所望の記憶位置にアクセスするには、
その記憶位置のメモリ・アドレスを表示したアドレス信
号を、メモリ・デバイスのデコーダ回路へ供給する。デ
コーダ回路は、供給されたアドレス信号をデコードする
ことで、そのアドレス信号が指定している記憶位置にア
クセスできるようにする。
【０００５】例えば、コンピュータの中央処理装置（Ｃ
ＰＵ）が読出要求を発生したときなどには、その要求に
応答して、メモリ・デバイスの然るべき記憶位置に格納
されているデータへのアクセスが行われるが、従来のＤ
ＲＡＭでも、そのようなアクセス自体は比較的高速で行
うことが可能であった。しかしながら、そのようなアク
セス自体は高速で行っているにもかかわらず、ＤＲＡＭ
からＣＰＵへの最大データ転送速度は低速であるという
ことがこれまでに多々あり、その原因は、ＤＲＡＭとＣ
ＰＵとの間を接続しているメモリ・バスのデータ転送容
量が充分でないということにあった。ＤＲＡＭとＣＰＵ
とを同一の基板上に形成すれば、それらＤＲＡＭとＣＰ
Ｕとの間を接続するメモリ・バスのデータ転送速度を高
速化することができる。また、それによって、ＣＰＵが
メモリをアクセスして行う読出動作や書込動作の動作速
度を高速化することができる。
ＰＵ）が読出要求を発生したときなどには、その要求に
応答して、メモリ・デバイスの然るべき記憶位置に格納
されているデータへのアクセスが行われるが、従来のＤ
ＲＡＭでも、そのようなアクセス自体は比較的高速で行
うことが可能であった。しかしながら、そのようなアク
セス自体は高速で行っているにもかかわらず、ＤＲＡＭ
からＣＰＵへの最大データ転送速度は低速であるという
ことがこれまでに多々あり、その原因は、ＤＲＡＭとＣ
ＰＵとの間を接続しているメモリ・バスのデータ転送容
量が充分でないということにあった。ＤＲＡＭとＣＰＵ
とを同一の基板上に形成すれば、それらＤＲＡＭとＣＰ
Ｕとの間を接続するメモリ・バスのデータ転送速度を高
速化することができる。また、それによって、ＣＰＵが
メモリをアクセスして行う読出動作や書込動作の動作速
度を高速化することができる。
【０００６】更に、コンピュータ・メイン・メモリのう
ちには、ＥＤＲＡＭ（エンハンスト・ダイナミック・ラ
ンダム・アクセス・メモリ）デバイスで構成されたもの
もある。ＥＤＲＡＭデバイスは、ＤＲＡＭ部分と、ＳＲ
ＡＭ部分との、両方を備えたデバイスである。ＥＤＲＡ
Ｍデバイスは、低コストのＤＲＡＭを併用しつつ、ＳＲ
ＡＭの高速性を発揮できるようにしたデバイスである。
データは、通常時は、ＥＤＲＡＭデバイスのうちのＤＲ
ＡＭ部分の記憶位置に格納されている。ＤＲＡＭ部分の
所望の記憶位置に格納されているデータを読出すために
は、ＤＲＡＭ部分の複数の記憶位置列のうち、その所望
の記憶位置を含んでいる記憶位置列の、その１列分の記
憶位置のデータを、一旦、ＥＤＲＡＭデバイスのＳＲＡ
Ｍ部分にロードする。そして、ＳＲＡＭ部分にロードし
たデータのうちから、所望の記憶位置に格納されている
データに相当するデータを読出す。複数回のデータ読出
動作を連続して実行するときにも、これと同様の方式で
読出を行う。即ち、ＤＲＡＭ部分の記憶位置に格納され
ているデータを、その記憶位置列の１列分ずつ、次々と
ＳＲＡＭ部分にロードしては、そのロードしたデータの
うちから、所望のデータを読出すようにする。この方式
によれば、ＥＤＲＡＭデバイスのＳＲＡＭ部分の記憶容
量を非常に小さなものとしながら、ＳＲＡＭデバイスの
持つ高速性という利点を奏することができる。即ち、こ
の方式によれば、ＥＤＲＡＭデバイスのＳＲＡＭ部分の
記憶容量は、ＤＲＡＭ部分の記憶位置列の１列分に相当
する記憶容量で充分であり、そのＳＲＡＭ部分に、ＤＲ
ＡＭ部分に格納されているデータを記憶位置列の１列分
ずつ次々とロードしては、そのＳＲＡＭ部分から所望の
データを読出すようにすればよい。
ちには、ＥＤＲＡＭ（エンハンスト・ダイナミック・ラ
ンダム・アクセス・メモリ）デバイスで構成されたもの
もある。ＥＤＲＡＭデバイスは、ＤＲＡＭ部分と、ＳＲ
ＡＭ部分との、両方を備えたデバイスである。ＥＤＲＡ
Ｍデバイスは、低コストのＤＲＡＭを併用しつつ、ＳＲ
ＡＭの高速性を発揮できるようにしたデバイスである。
データは、通常時は、ＥＤＲＡＭデバイスのうちのＤＲ
ＡＭ部分の記憶位置に格納されている。ＤＲＡＭ部分の
所望の記憶位置に格納されているデータを読出すために
は、ＤＲＡＭ部分の複数の記憶位置列のうち、その所望
の記憶位置を含んでいる記憶位置列の、その１列分の記
憶位置のデータを、一旦、ＥＤＲＡＭデバイスのＳＲＡ
Ｍ部分にロードする。そして、ＳＲＡＭ部分にロードし
たデータのうちから、所望の記憶位置に格納されている
データに相当するデータを読出す。複数回のデータ読出
動作を連続して実行するときにも、これと同様の方式で
読出を行う。即ち、ＤＲＡＭ部分の記憶位置に格納され
ているデータを、その記憶位置列の１列分ずつ、次々と
ＳＲＡＭ部分にロードしては、そのロードしたデータの
うちから、所望のデータを読出すようにする。この方式
によれば、ＥＤＲＡＭデバイスのＳＲＡＭ部分の記憶容
量を非常に小さなものとしながら、ＳＲＡＭデバイスの
持つ高速性という利点を奏することができる。即ち、こ
の方式によれば、ＥＤＲＡＭデバイスのＳＲＡＭ部分の
記憶容量は、ＤＲＡＭ部分の記憶位置列の１列分に相当
する記憶容量で充分であり、そのＳＲＡＭ部分に、ＤＲ
ＡＭ部分に格納されているデータを記憶位置列の１列分
ずつ次々とロードしては、そのＳＲＡＭ部分から所望の
データを読出すようにすればよい。
【０００７】
【発明が解決しようとする課題】従来のＥＤＲＡＭデバ
イスは、個別のチップとして製作した複数個のメモリ・
チップを組合せて構成されており、その１個のメモリ・
チップの中に１又は複数のＥＤＲＡＭバンクが形成され
ている。このような構成のＥＤＲＡＭデバイスと、独立
した１個の集積回路パッケージとして製作されたＣＰＵ
との間でデータ転送が行われるデータ転送の速度は、比
較的速いものではなかった。その原因は、それら個別に
製作した部品どうしを接続しているメモリ・バスのデー
タ転送能力が小さかったからである。従って、適当な方
式を用いて、ＥＤＲＡＭとＣＰＵ等のロジック・デバイ
スとの間のデータ転送速度を高速化するならば、それに
よって、ＥＤＲＡＭとＣＰＵとの間で実行されるメモリ
読出動作及びメモリ書込動作の動作速度を高速化するこ
とができるはずである。本発明による顕著な改良は、以
上に背景技術として説明したメモリ・デバイスに関する
情報に鑑み、達成されたものである。従って、本発明
は、ＥＤＲＡＭ（エンハンスト・ダイナミック・ランダ
ム・アクセス・メモリ）デバイスと、処理装置等のロジ
ック・エレメントとを、同一の基板上に形成した集積回
路を提供し、また、それに関連した方法を提供すること
によって、多くの効果が得られるようにするものであ
る。
イスは、個別のチップとして製作した複数個のメモリ・
チップを組合せて構成されており、その１個のメモリ・
チップの中に１又は複数のＥＤＲＡＭバンクが形成され
ている。このような構成のＥＤＲＡＭデバイスと、独立
した１個の集積回路パッケージとして製作されたＣＰＵ
との間でデータ転送が行われるデータ転送の速度は、比
較的速いものではなかった。その原因は、それら個別に
製作した部品どうしを接続しているメモリ・バスのデー
タ転送能力が小さかったからである。従って、適当な方
式を用いて、ＥＤＲＡＭとＣＰＵ等のロジック・デバイ
スとの間のデータ転送速度を高速化するならば、それに
よって、ＥＤＲＡＭとＣＰＵとの間で実行されるメモリ
読出動作及びメモリ書込動作の動作速度を高速化するこ
とができるはずである。本発明による顕著な改良は、以
上に背景技術として説明したメモリ・デバイスに関する
情報に鑑み、達成されたものである。従って、本発明
は、ＥＤＲＡＭ（エンハンスト・ダイナミック・ランダ
ム・アクセス・メモリ）デバイスと、処理装置等のロジ
ック・エレメントとを、同一の基板上に形成した集積回
路を提供し、また、それに関連した方法を提供すること
によって、多くの効果が得られるようにするものであ
る。
【０００８】
【課題を解決するための手段】本発明の実施の形態の教
示に従って構成した集積回路では、メモリ・デバイスと
処理装置との間のデータ転送速度を、それらメモリ・デ
バイスと処理装置とを個別の集積回路パッケージとする
従来構成におけるデータ転送速度と比べて、より高速に
することができる。即ち、ＥＤＲＡＭデバイスと処理装
置とを同一の基板上に形成することで、ＥＤＲＡＭデバ
イスと処理装置との間を接続するメモリ・バスのバス幅
を拡張することができ、ひいては、そのメモリ・バス上
で実行されるデータ転送のデータ・スループット・レー
トを向上させることができるのである。
示に従って構成した集積回路では、メモリ・デバイスと
処理装置との間のデータ転送速度を、それらメモリ・デ
バイスと処理装置とを個別の集積回路パッケージとする
従来構成におけるデータ転送速度と比べて、より高速に
することができる。即ち、ＥＤＲＡＭデバイスと処理装
置とを同一の基板上に形成することで、ＥＤＲＡＭデバ
イスと処理装置との間を接続するメモリ・バスのバス幅
を拡張することができ、ひいては、そのメモリ・バス上
で実行されるデータ転送のデータ・スループット・レー
トを向上させることができるのである。
【０００９】本発明の１つの局面として、中央処理装置
（ＣＰＵ）が、ＥＤＲＡＭからデータを読出して処理す
る場合がある。その際に、ＣＰＵは、データを読出す記
憶位置のアドレスを指定したアクセス要求を発生する。
ＥＤＲＡＭデバイスがそのアクセス要求を受取ったなら
ば、このＥＤＲＡＭデバイスのＤＲＡＭ部分の複数の記
憶位置列のうち、指定の記憶位置を含んでいる記憶位置
列の、１列分の記憶位置に格納されているデータが、こ
のＥＤＲＡＭデバイスのＳＲＡＭキャッシュ部分にロー
ドされる。そして、このＳＲＡＭキャッシュ部分にロー
ドされたデータのうちから、必要なデータがＣＰＵによ
って読出され、ＣＰＵにおいて処理される。ＥＤＲＡＭ
の動作方式は、ＤＲＡＭメモリ部分のプリチャージを
「早期プリチャージ」方式で行う動作方式にしてもよ
く、この動作方式とすれば、現在サイクルの実行中に、
次回の読出サイクル又は書込サイクルを開始することが
できる。またこれによって、ＣＰＵが、アドレス動作を
パイプライン処理することができるようになる。更にそ
の場合に、現在サイクルの実行対象とされているメモリ
・バンクのＤＲＡＭメモリ部分も、プリチャージするこ
とができる。また、ＥＤＲＡＭデバイスのＤＲＡＭ部分
に、連続して複数回のアクセスをする場合に、そのＤＲ
ＡＭ部分を構成している複数のメモリ・バンクの夫々の
部分に交互にアクセスする必要が無く、そのことによっ
ても、ＥＤＲＡＭとＣＰＵとの間のデータ転送速度を更
に向上させることが可能となっている。
（ＣＰＵ）が、ＥＤＲＡＭからデータを読出して処理す
る場合がある。その際に、ＣＰＵは、データを読出す記
憶位置のアドレスを指定したアクセス要求を発生する。
ＥＤＲＡＭデバイスがそのアクセス要求を受取ったなら
ば、このＥＤＲＡＭデバイスのＤＲＡＭ部分の複数の記
憶位置列のうち、指定の記憶位置を含んでいる記憶位置
列の、１列分の記憶位置に格納されているデータが、こ
のＥＤＲＡＭデバイスのＳＲＡＭキャッシュ部分にロー
ドされる。そして、このＳＲＡＭキャッシュ部分にロー
ドされたデータのうちから、必要なデータがＣＰＵによ
って読出され、ＣＰＵにおいて処理される。ＥＤＲＡＭ
の動作方式は、ＤＲＡＭメモリ部分のプリチャージを
「早期プリチャージ」方式で行う動作方式にしてもよ
く、この動作方式とすれば、現在サイクルの実行中に、
次回の読出サイクル又は書込サイクルを開始することが
できる。またこれによって、ＣＰＵが、アドレス動作を
パイプライン処理することができるようになる。更にそ
の場合に、現在サイクルの実行対象とされているメモリ
・バンクのＤＲＡＭメモリ部分も、プリチャージするこ
とができる。また、ＥＤＲＡＭデバイスのＤＲＡＭ部分
に、連続して複数回のアクセスをする場合に、そのＤＲ
ＡＭ部分を構成している複数のメモリ・バンクの夫々の
部分に交互にアクセスする必要が無く、そのことによっ
ても、ＥＤＲＡＭとＣＰＵとの間のデータ転送速度を更
に向上させることが可能となっている。
【００１０】以上の局面の他に更に様々な局面があり、
それらはいずれも、以下に説明する基板を有する集積回
路及びそれに関連した方法を提供することによって、も
たらされるものである。この集積回路は、基板上に形成
された少なくとも１つのＤＲＡＭバンクを備えている。
少なくとも１つのＤＲＡＭバンクは、複数列及び複数行
を成す行列状に配列された複数のＤＲＡＭ記憶位置を有
し、ローカル・メモリ・アレイを画成している。更に、
少なくとも１つのＤＲＡＭバンクの各々に１つずつが対
応したＳＲＡＭを備えている。ＳＲＡＭは、基板上に形
成されている。ＳＲＡＭの各々は、少なくとも１列の列
状に配列され複数のＳＲＡＭ記憶位置を有する。更に、
ロジック・エレメントが基板上に形成されている。ロジ
ック・エレメントは第１ロジック部分と第２ロジック部
分とを有する。第１ロジック部分は、少なくとも１つの
ＤＲＡＭバンク及びその各々に対応したＳＲＡＭに結合
されている。第１ロジック部分は、ＤＲＡＭ記憶位置及
びＳＲＡＭ記憶位置へのアクセスを制御することができ
る。第２ロジック部分は、少なくとも１つのＤＲＡＭバ
ンク及びその各々に対応したＳＲＡＭの記憶位置のうち
の所望の記憶位置へのアクセスを要求するアクセス要求
を発することができ、且つ、その所望の記憶位置から読
出されたデータを処理することができる。
それらはいずれも、以下に説明する基板を有する集積回
路及びそれに関連した方法を提供することによって、も
たらされるものである。この集積回路は、基板上に形成
された少なくとも１つのＤＲＡＭバンクを備えている。
少なくとも１つのＤＲＡＭバンクは、複数列及び複数行
を成す行列状に配列された複数のＤＲＡＭ記憶位置を有
し、ローカル・メモリ・アレイを画成している。更に、
少なくとも１つのＤＲＡＭバンクの各々に１つずつが対
応したＳＲＡＭを備えている。ＳＲＡＭは、基板上に形
成されている。ＳＲＡＭの各々は、少なくとも１列の列
状に配列され複数のＳＲＡＭ記憶位置を有する。更に、
ロジック・エレメントが基板上に形成されている。ロジ
ック・エレメントは第１ロジック部分と第２ロジック部
分とを有する。第１ロジック部分は、少なくとも１つの
ＤＲＡＭバンク及びその各々に対応したＳＲＡＭに結合
されている。第１ロジック部分は、ＤＲＡＭ記憶位置及
びＳＲＡＭ記憶位置へのアクセスを制御することができ
る。第２ロジック部分は、少なくとも１つのＤＲＡＭバ
ンク及びその各々に対応したＳＲＡＭの記憶位置のうち
の所望の記憶位置へのアクセスを要求するアクセス要求
を発することができ、且つ、その所望の記憶位置から読
出されたデータを処理することができる。
【００１１】
【発明の実施の形態】先ず図１について説明する。参照
番号１０は集積回路を示しており、この集積回路１０
は、ＥＤＲＡＭ１２と、ロジック・エレメント１４とを
備えている。ロジック・エレメント１４は、ＥＤＲＡＭ
１２と同一の基板上に形成されており、従ってそれら
は、単一の集積回路パッケージの中に構成されるもので
ある。ＥＤＲＡＭ１２及びロジック・エレメント１４を
構成する様々な回路素子は、一般的な製作技術、例え
ば、汎用のＭＯＳ（金属−酸化物−半導体）制作技術を
用いて、ＭＯＳ形集積回路デバイスを形成している。
尚、集積回路１０は、その他の集積回路製作技術を用い
て製作したものであってもよい。
番号１０は集積回路を示しており、この集積回路１０
は、ＥＤＲＡＭ１２と、ロジック・エレメント１４とを
備えている。ロジック・エレメント１４は、ＥＤＲＡＭ
１２と同一の基板上に形成されており、従ってそれら
は、単一の集積回路パッケージの中に構成されるもので
ある。ＥＤＲＡＭ１２及びロジック・エレメント１４を
構成する様々な回路素子は、一般的な製作技術、例え
ば、汎用のＭＯＳ（金属−酸化物−半導体）制作技術を
用いて、ＭＯＳ形集積回路デバイスを形成している。
尚、集積回路１０は、その他の集積回路製作技術を用い
て製作したものであってもよい。
【００１２】ＥＤＲＡＭ１２として、機能的には、エン
ハンスト・メモリ・システムズ社（Ｅｎｈａｎｃｅｄ
Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｉｎｃ．）から市販さ
れているＥＤＲＡＭ製品群の任意のＥＤＲＡＭを採用可
能である。同社のＥＤＲＡＭ製品についての詳細情報
は、例えば、１９９７年度版「エンハンスト・メモリ・
システムズ社データ・ブック」に示されている。図１に
示したように、ＥＤＲＡＭ１２は、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）バンク１６を含ん
でいる。ＤＲＡＭバンク１６は、複数列及び複数行を成
す行列状に配列された複数の記憶位置を有し、それらは
メモリ・アレイを画成している。ＤＲＡＭバンク１６を
構成しているメモリ・アレイの夫々の記憶位置に、デー
タが格納される。ＤＲＡＭバンク１６を構成しているメ
モリ・アレイの夫々の記憶位置に格納されたデータは、
読出動作の実行によって読出される。
ハンスト・メモリ・システムズ社（Ｅｎｈａｎｃｅｄ
Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ Ｉｎｃ．）から市販さ
れているＥＤＲＡＭ製品群の任意のＥＤＲＡＭを採用可
能である。同社のＥＤＲＡＭ製品についての詳細情報
は、例えば、１９９７年度版「エンハンスト・メモリ・
システムズ社データ・ブック」に示されている。図１に
示したように、ＥＤＲＡＭ１２は、ＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）バンク１６を含ん
でいる。ＤＲＡＭバンク１６は、複数列及び複数行を成
す行列状に配列された複数の記憶位置を有し、それらは
メモリ・アレイを画成している。ＤＲＡＭバンク１６を
構成しているメモリ・アレイの夫々の記憶位置に、デー
タが格納される。ＤＲＡＭバンク１６を構成しているメ
モリ・アレイの夫々の記憶位置に格納されたデータは、
読出動作の実行によって読出される。
【００１３】集積回路１０は更に、ＤＲＡＭバンク１６
に対応したＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）キャッシュ１８を備えており、このＳＲＡ
Ｍキャッシュ１８は、バス２２を介してＤＲＡＭバンク
１６に接続されている。ＳＲＡＭキャッシュ１８は複数
の記憶位置を有し、これらの記憶位置は、ＳＲＡＭキャ
ッシュ１８が接続されているＤＲＡＭバンク１６を構成
する複数の記憶位置列内の少なくとも１列の記憶位置の
夫々に対応するものである。メモリ読出動作の実行時に
は、ＤＲＡＭバンク１６の複数の記憶位置列のうちの、
ある１列の記憶位置に格納されているデータが、一旦、
ＳＲＡＭキャッシュ１８にロードされ、しかる後に、Ｓ
ＲＡＭキャッシュ１８から読出される。
に対応したＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）キャッシュ１８を備えており、このＳＲＡ
Ｍキャッシュ１８は、バス２２を介してＤＲＡＭバンク
１６に接続されている。ＳＲＡＭキャッシュ１８は複数
の記憶位置を有し、これらの記憶位置は、ＳＲＡＭキャ
ッシュ１８が接続されているＤＲＡＭバンク１６を構成
する複数の記憶位置列内の少なくとも１列の記憶位置の
夫々に対応するものである。メモリ読出動作の実行時に
は、ＤＲＡＭバンク１６の複数の記憶位置列のうちの、
ある１列の記憶位置に格納されているデータが、一旦、
ＳＲＡＭキャッシュ１８にロードされ、しかる後に、Ｓ
ＲＡＭキャッシュ１８から読出される。
【００１４】ロジック・エレメント１４は、第１ロジッ
ク・ユニット２４と第２ロジック・ユニット２６とを含
んでいる。第１ロジック・ユニット２４は、ＥＤＲＡＭ
１２の夫々の記憶位置へのアクセスを制御することがで
き、そのアクセスを許可する機能を有するものである。
図示した具体的な構成例においては、第１ロジック・ユ
ニット２４は、ＥＤＲＡＭコントローラとして構成され
ており、このＥＤＲＡＭコントローラは、個別に製作し
たデバイスを組合せて構成した従来のＥＤＲＡＭデバイ
スに用いられている一般的なＥＤＲＡＭコントローラと
同じ機能を実行することができるものである。図示のよ
うに、制御信号ライン２８によって、第１ロジック・ユ
ニット２４とＳＲＡＭキャッシュ１８とが接続されお
り、また、第１ロジック・ユニット２４とＤＲＡＭバン
ク１６の複数のセンスアンプ３２とも、制御信号ライン
２８によって接続されている。第１ロジック・ユニット
２４が発生する制御信号によって、ＤＲＡＭバンク１６
の夫々の記憶位置へのアクセスが実行され、そして、ア
クセスされた記憶位置に格納されていたデータがＳＲＡ
Ｍキャッシュ１８に一旦ロードされ、しかる後に、この
ＳＲＡＭキャッシュ１８から読出される。
ク・ユニット２４と第２ロジック・ユニット２６とを含
んでいる。第１ロジック・ユニット２４は、ＥＤＲＡＭ
１２の夫々の記憶位置へのアクセスを制御することがで
き、そのアクセスを許可する機能を有するものである。
図示した具体的な構成例においては、第１ロジック・ユ
ニット２４は、ＥＤＲＡＭコントローラとして構成され
ており、このＥＤＲＡＭコントローラは、個別に製作し
たデバイスを組合せて構成した従来のＥＤＲＡＭデバイ
スに用いられている一般的なＥＤＲＡＭコントローラと
同じ機能を実行することができるものである。図示のよ
うに、制御信号ライン２８によって、第１ロジック・ユ
ニット２４とＳＲＡＭキャッシュ１８とが接続されお
り、また、第１ロジック・ユニット２４とＤＲＡＭバン
ク１６の複数のセンスアンプ３２とも、制御信号ライン
２８によって接続されている。第１ロジック・ユニット
２４が発生する制御信号によって、ＤＲＡＭバンク１６
の夫々の記憶位置へのアクセスが実行され、そして、ア
クセスされた記憶位置に格納されていたデータがＳＲＡ
Ｍキャッシュ１８に一旦ロードされ、しかる後に、この
ＳＲＡＭキャッシュ１８から読出される。
【００１５】集積回路１０は更に、メモリ・バス３６を
備えており、このメモリ・バス３６はＳＲＡＭキャッシ
ュ１８とロジック・エレメント１４とを接続している。
ＳＲＡＭキャッシュ１８から読出されるデータは、この
メモリ・バス３６を介して第２ロジック・ユニット２６
へ供給される。メモリ・バス３６は更に、第１ロジック
・ユニット２４にも接続されており、これによって、第
１ロジック・ユニット２４がメモリ・バス３６上の状態
をモニタできるようになっている。即ち、メモリ・バス
３６上でデータ転送が行われているか否かを、第１ロジ
ック・ユニット２４がモニタすることができる。図示の
具体的な構成例では、第２ロジック・ユニット２６は中
央処理装置（ＣＰＵ）を構成しており、ディジタル処理
の機能を有する。第２ロジック・ユニット２６は、その
内部で生成したデータや、外部から供給されたデータ
を、ＥＤＲＡＭ１２へ書込むことができる。また、第２
ロジック・ユニット２６は、ＥＤＲＡＭ１２に格納され
ているデータを、読出して処理することができる。
備えており、このメモリ・バス３６はＳＲＡＭキャッシ
ュ１８とロジック・エレメント１４とを接続している。
ＳＲＡＭキャッシュ１８から読出されるデータは、この
メモリ・バス３６を介して第２ロジック・ユニット２６
へ供給される。メモリ・バス３６は更に、第１ロジック
・ユニット２４にも接続されており、これによって、第
１ロジック・ユニット２４がメモリ・バス３６上の状態
をモニタできるようになっている。即ち、メモリ・バス
３６上でデータ転送が行われているか否かを、第１ロジ
ック・ユニット２４がモニタすることができる。図示の
具体的な構成例では、第２ロジック・ユニット２６は中
央処理装置（ＣＰＵ）を構成しており、ディジタル処理
の機能を有する。第２ロジック・ユニット２６は、その
内部で生成したデータや、外部から供給されたデータ
を、ＥＤＲＡＭ１２へ書込むことができる。また、第２
ロジック・ユニット２６は、ＥＤＲＡＭ１２に格納され
ているデータを、読出して処理することができる。
【００１６】図２は、図１に示した集積回路デバイス１
０を別の表現で図示したものである。図示したように、
ＥＤＲＡＭ１２とロジック・エレメント１４とは、同一
の基板上に形成されている。このように、ＥＤＲＡＭ１
２とロジック・エレメント１４とを同一の基板上に形成
しているので、メモリ・バス３６のデータ転送スループ
ット容量を、個別に製作した部品どうしの間を接続して
いる従来のメモリ・バスのデータ転送スループット容量
と比べて、より大きなものとすることができる。更に、
このようにデータ転送スループット容量を大きなものと
することにより、個別に製作したデバイスを組合せた場
合と比べて、ロジック・エレメント１４が要求するメモ
リ読出動作及びメモリ書込動作を実行する際の動作速度
を高速化することができる。尚、図２に示した集積回路
デバイス１０は、ウェーハ上に形成した裸の状態を示し
ており、これを一般的な実装方式で収容体に収容するこ
とにより集積回路パッケージが形成される。
０を別の表現で図示したものである。図示したように、
ＥＤＲＡＭ１２とロジック・エレメント１４とは、同一
の基板上に形成されている。このように、ＥＤＲＡＭ１
２とロジック・エレメント１４とを同一の基板上に形成
しているので、メモリ・バス３６のデータ転送スループ
ット容量を、個別に製作した部品どうしの間を接続して
いる従来のメモリ・バスのデータ転送スループット容量
と比べて、より大きなものとすることができる。更に、
このようにデータ転送スループット容量を大きなものと
することにより、個別に製作したデバイスを組合せた場
合と比べて、ロジック・エレメント１４が要求するメモ
リ読出動作及びメモリ書込動作を実行する際の動作速度
を高速化することができる。尚、図２に示した集積回路
デバイス１０は、ウェーハ上に形成した裸の状態を示し
ており、これを一般的な実装方式で収容体に収容するこ
とにより集積回路パッケージが形成される。
【００１７】図３は、本発明にかかる集積回路デバイス
１０の構成例を示した図である。先に説明したように、
集積回路デバイス１０は、ＥＤＲＡＭ１２とロジック・
エレメント１４とを備えており、ロジック・エレメント
１４とＥＤＲＡＭ１２とは一括して製作され、単一の集
積回路パッケージに収容される。ＥＤＲＡＭ１２とロジ
ック・エレメント１４とが同一の基板上に形成されるた
め、個別に製作したデバイスどうしの間のデータ転送を
行う場合に可能なデータ転送速度と比べて、ＥＤＲＡＭ
１２とロジック・エレメント１４との間のデータ転送速
度をより高速にすることができる。図３に示したよう
に、ＥＤＲＡＭ１２は複数のＤＲＡＭバンク１６を含ん
でおり、図３では、それら複数のＤＲＡＭバンク１６に
第０〜Ｎ番の番号を付している。更に、ＥＤＲＡＭ１２
は複数のＳＲＡＭキャッシュ１８を含んでおり、これら
のＳＲＡＭキャッシュ１８は、ＤＲＡＭバンク１６の各
々に１つずつが対応している。互いに対応するＤＲＡＭ
バンク１６とＳＲＡＭキャッシュ１８とは、ライン２２
を介して接続されている。
１０の構成例を示した図である。先に説明したように、
集積回路デバイス１０は、ＥＤＲＡＭ１２とロジック・
エレメント１４とを備えており、ロジック・エレメント
１４とＥＤＲＡＭ１２とは一括して製作され、単一の集
積回路パッケージに収容される。ＥＤＲＡＭ１２とロジ
ック・エレメント１４とが同一の基板上に形成されるた
め、個別に製作したデバイスどうしの間のデータ転送を
行う場合に可能なデータ転送速度と比べて、ＥＤＲＡＭ
１２とロジック・エレメント１４との間のデータ転送速
度をより高速にすることができる。図３に示したよう
に、ＥＤＲＡＭ１２は複数のＤＲＡＭバンク１６を含ん
でおり、図３では、それら複数のＤＲＡＭバンク１６に
第０〜Ｎ番の番号を付している。更に、ＥＤＲＡＭ１２
は複数のＳＲＡＭキャッシュ１８を含んでおり、これら
のＳＲＡＭキャッシュ１８は、ＤＲＡＭバンク１６の各
々に１つずつが対応している。互いに対応するＤＲＡＭ
バンク１６とＳＲＡＭキャッシュ１８とは、ライン２２
を介して接続されている。
【００１８】ロジック・エレメント１４は、図１に関連
して先に説明したように、第１ロジック・ユニットと第
２ロジック・ユニットとを含んでいるが、図３において
は、第１ロジック・ユニットはルック・アヘッドＤＲＡ
Ｍコントローラ２４として構成されており、第２ロジッ
ク・ユニットは中央処理装置（ＣＰＵ）２６として構成
されている。ルック・アヘッドＤＲＡＭコントローラ２
４は、ＥＤＲＡＭ１２の個々の記憶位置にアクセスする
際のアクセス動作を制御すると共に、メモリ読出動作や
メモリ書込動作を実行するために、ＥＤＲＡＭ１２に必
要な動作を行わせる機能を果たしている。ＣＰＵ２６は
様々な機能を有するものであり、例えば、メモリ読出動
作やメモリ書込動作の実行のために、ＥＤＲＡＭ１２の
個々の記憶位置へのアクセスを要求するアクセス要求を
送出する機能を有する。
して先に説明したように、第１ロジック・ユニットと第
２ロジック・ユニットとを含んでいるが、図３において
は、第１ロジック・ユニットはルック・アヘッドＤＲＡ
Ｍコントローラ２４として構成されており、第２ロジッ
ク・ユニットは中央処理装置（ＣＰＵ）２６として構成
されている。ルック・アヘッドＤＲＡＭコントローラ２
４は、ＥＤＲＡＭ１２の個々の記憶位置にアクセスする
際のアクセス動作を制御すると共に、メモリ読出動作や
メモリ書込動作を実行するために、ＥＤＲＡＭ１２に必
要な動作を行わせる機能を果たしている。ＣＰＵ２６は
様々な機能を有するものであり、例えば、メモリ読出動
作やメモリ書込動作の実行のために、ＥＤＲＡＭ１２の
個々の記憶位置へのアクセスを要求するアクセス要求を
送出する機能を有する。
【００１９】ＤＲＡＭコントローラ２４は、複数本の列
アドレス選択（ＲＡＳ）信号ライン２８を介してＤＲＡ
Ｍバンク−ＳＲＡＭキャッシュ複合体（１６−１８）の
各々に接続されており、これらのＲＡＳ信号ライン２８
は、ＳＲＡＭキャッシュ１８とＤＲＡＭバンク１６内の
複数のセンスアンプとに結合されている。ＲＡＳ信号ラ
イン２８のうちの幾本かが選択され、選択されたＲＡＳ
信号ライン上に列アドレス選択（ＲＡＳ）信号が送出さ
れることによって、ＥＤＲＡＭ１２中の所望の記憶位置
列へのアクセスが可能になる。例えば、メモリ読出動作
の実行時には、読出そうとするデータを格納しているＤ
ＲＡＭバンク１６にアクセスし、その際に、そのＤＲＡ
Ｍバンク１６中の、読出そうとするデータを格納してい
る記憶位置を含んでいる１本の記憶位置列にアクセスす
る。更に、そのとき、該列に含まれる全ての記憶位置に
アクセスして、それら記憶位置に格納されているデータ
を、そのＤＲＡＭバンク１６に対応したＳＲＡＭキャッ
シュ１８にロードする。その後、そのＳＲＡＭキャッシ
ュ１８から所望のデータを読出すようにする。図示のよ
うに、各々のＳＲＡＭキャッシュ１８とＣＰＵ２６と
は、メモリ・バス３６によって接続されている。データ
読出動作の実行時には、ＳＲＡＭキャッシュ１８に一旦
ロードされたデータが、ＳＲＡＭキャッシュ１８から、
このメモリ・バス３６を介してＣＰＵ２６へ転送され
る。図１に関して説明したように、メモリ・バス３６は
更にＤＲＡＭコントローラ２４にも接続されており、こ
れによって、メモリ・バス３６の上の状態を、即ちメモ
リ・バス３６上でデータ転送が行われているか否かを、
ＤＲＡＭコントローラ２４がモニタできる。
アドレス選択（ＲＡＳ）信号ライン２８を介してＤＲＡ
Ｍバンク−ＳＲＡＭキャッシュ複合体（１６−１８）の
各々に接続されており、これらのＲＡＳ信号ライン２８
は、ＳＲＡＭキャッシュ１８とＤＲＡＭバンク１６内の
複数のセンスアンプとに結合されている。ＲＡＳ信号ラ
イン２８のうちの幾本かが選択され、選択されたＲＡＳ
信号ライン上に列アドレス選択（ＲＡＳ）信号が送出さ
れることによって、ＥＤＲＡＭ１２中の所望の記憶位置
列へのアクセスが可能になる。例えば、メモリ読出動作
の実行時には、読出そうとするデータを格納しているＤ
ＲＡＭバンク１６にアクセスし、その際に、そのＤＲＡ
Ｍバンク１６中の、読出そうとするデータを格納してい
る記憶位置を含んでいる１本の記憶位置列にアクセスす
る。更に、そのとき、該列に含まれる全ての記憶位置に
アクセスして、それら記憶位置に格納されているデータ
を、そのＤＲＡＭバンク１６に対応したＳＲＡＭキャッ
シュ１８にロードする。その後、そのＳＲＡＭキャッシ
ュ１８から所望のデータを読出すようにする。図示のよ
うに、各々のＳＲＡＭキャッシュ１８とＣＰＵ２６と
は、メモリ・バス３６によって接続されている。データ
読出動作の実行時には、ＳＲＡＭキャッシュ１８に一旦
ロードされたデータが、ＳＲＡＭキャッシュ１８から、
このメモリ・バス３６を介してＣＰＵ２６へ転送され
る。図１に関して説明したように、メモリ・バス３６は
更にＤＲＡＭコントローラ２４にも接続されており、こ
れによって、メモリ・バス３６の上の状態を、即ちメモ
リ・バス３６上でデータ転送が行われているか否かを、
ＤＲＡＭコントローラ２４がモニタできる。
【００２０】図３に示した構成は、ＤＲＡＭバンク１６
をＣＰＵ２６の外部のメイン・メモリとして使用する場
合にも、また、ＣＰＵ２６の内部のローカル・メモリと
して使用する場合にも採用可能である。各ＳＲＡＭキャ
ッシュ１８は、それに対応したＤＲＡＭバンク１６のセ
ンスアンプ３２に隣接した位置に配設し、そのＤＲＡＭ
バンク１６に接続した状態で形成している。複数のＤＲ
ＡＭバンク１６の各々に、ＳＲＡＭキャッシュ１８を１
つずつ対応させて設けているため、ＥＤＲＡＭ１２の全
体としては、複数のＳＲＡＭキャッシュ１８が装備され
ている。集積回路デバイス１０の動作中に、ＣＰＵ２６
は、それら複数のＳＲＡＭキャッシュ１８にアクセスす
るためのメモリ・サイクルを、極めて高頻度で実行して
おり、一方、ＤＲＡＭコントローラ２４は、ＤＲＡＭリ
フレッシュ動作、列アドレス動作、行アドレス動作、そ
れにバンク選択動作等の様々な機能を実行している。こ
れら機能に関する具体的な構成例として、バンク選択動
作を最適化するような構成としてもよく、それによって
性能を向上させることができる。
をＣＰＵ２６の外部のメイン・メモリとして使用する場
合にも、また、ＣＰＵ２６の内部のローカル・メモリと
して使用する場合にも採用可能である。各ＳＲＡＭキャ
ッシュ１８は、それに対応したＤＲＡＭバンク１６のセ
ンスアンプ３２に隣接した位置に配設し、そのＤＲＡＭ
バンク１６に接続した状態で形成している。複数のＤＲ
ＡＭバンク１６の各々に、ＳＲＡＭキャッシュ１８を１
つずつ対応させて設けているため、ＥＤＲＡＭ１２の全
体としては、複数のＳＲＡＭキャッシュ１８が装備され
ている。集積回路デバイス１０の動作中に、ＣＰＵ２６
は、それら複数のＳＲＡＭキャッシュ１８にアクセスす
るためのメモリ・サイクルを、極めて高頻度で実行して
おり、一方、ＤＲＡＭコントローラ２４は、ＤＲＡＭリ
フレッシュ動作、列アドレス動作、行アドレス動作、そ
れにバンク選択動作等の様々な機能を実行している。こ
れら機能に関する具体的な構成例として、バンク選択動
作を最適化するような構成としてもよく、それによって
性能を向上させることができる。
【００２１】ＣＰＵ２６がアクセス要求を発生したなら
ば、ＤＲＡＭコントローラ２４は、そのアクセス要求に
おいて指定されている記憶位置を含んでいるＤＲＡＭバ
ンク１６をアクティブ状態にし、更に、そのＤＲＡＭバ
ンク１６中の当該記憶位置を含んでいる記憶位置列にア
クセスして、その列の全ての記憶位置に格納されている
データを、そのＤＲＡＭバンク１６に対応したＳＲＡＭ
キャッシュ１８にロードする。このようにＳＲＡＭキャ
ッシュ１８にデータをロードすることにより、メモリ読
出動作におけるデータへのアクセスがより高速で実行で
きるようになる。更に、ＳＲＡＭキャッシュ１８からデ
ータを読出している間に、次回のメモリ読出動作を開始
することができる。即ち、プリチャージのための遅延を
伴うことなく、次の記憶位置列へのアクセスを実行する
ことができる。また、ＤＲＡＭリフレッシュ動作も、メ
モリへのアクセス動作と干渉することなく実行すること
ができる。
ば、ＤＲＡＭコントローラ２４は、そのアクセス要求に
おいて指定されている記憶位置を含んでいるＤＲＡＭバ
ンク１６をアクティブ状態にし、更に、そのＤＲＡＭバ
ンク１６中の当該記憶位置を含んでいる記憶位置列にア
クセスして、その列の全ての記憶位置に格納されている
データを、そのＤＲＡＭバンク１６に対応したＳＲＡＭ
キャッシュ１８にロードする。このようにＳＲＡＭキャ
ッシュ１８にデータをロードすることにより、メモリ読
出動作におけるデータへのアクセスがより高速で実行で
きるようになる。更に、ＳＲＡＭキャッシュ１８からデ
ータを読出している間に、次回のメモリ読出動作を開始
することができる。即ち、プリチャージのための遅延を
伴うことなく、次の記憶位置列へのアクセスを実行する
ことができる。また、ＤＲＡＭリフレッシュ動作も、メ
モリへのアクセス動作と干渉することなく実行すること
ができる。
【００２２】ＳＲＡＭキャッシュ１８の各々は、１列分
の記憶位置のデータをキャッシュする列キャッシュであ
り、読出用ページとしての機能を果たしている。一方、
ＤＲＡＭバンク１６へデータを書込むデータ書込動作の
実行時には、ＤＲＡＭバンク１６の複数のセンスアンプ
が、データを書込む列の記憶位置（書込用ページ）をホ
ールドする。従って、読出用ページと書込用ページと
は、別々のページとなっている。そのため、各々のＤＲ
ＡＭバンク１６において、読出用ページ（キャッシュ）
と書込用ページ（センスアンプ）との両方を同時にオー
プンすることができる。また、ＤＲＡＭコントローラ２
４は、一般的に行われている方式でページ・タグを付加
する機能を備えており、それによって、データ読出動作
及びデータ書込動作の最適な実行が可能になっている。
の記憶位置のデータをキャッシュする列キャッシュであ
り、読出用ページとしての機能を果たしている。一方、
ＤＲＡＭバンク１６へデータを書込むデータ書込動作の
実行時には、ＤＲＡＭバンク１６の複数のセンスアンプ
が、データを書込む列の記憶位置（書込用ページ）をホ
ールドする。従って、読出用ページと書込用ページと
は、別々のページとなっている。そのため、各々のＤＲ
ＡＭバンク１６において、読出用ページ（キャッシュ）
と書込用ページ（センスアンプ）との両方を同時にオー
プンすることができる。また、ＤＲＡＭコントローラ２
４は、一般的に行われている方式でページ・タグを付加
する機能を備えており、それによって、データ読出動作
及びデータ書込動作の最適な実行が可能になっている。
【００２３】ＤＲＡＭコントローラ２４は、メモリ・バ
ス３６の状態をモニタしているため、例えば推論作業等
を実行することによって、次回に発生するメモリ・サイ
クルの内容を予測することができ、その予測によって、
次回のメモリ・サイクルにおいてデータを読出す場合
に、どのＤＲＡＭバンク１６のどの列の記憶位置である
かを推定することができる。このようなルック・アヘッ
ド（予測）動作を実行することにより、ＤＲＡＭコント
ローラ２４は、予め、そのＤＲＡＭバンク１６の該当す
る記憶位置列をオープンして、その列に格納されている
データを、ＤＲＡＭバンク１６に対応したＳＲＡＭキャ
ッシュにロードしておくことができる。これによって、
ＣＰＵ２６が必要なデータを即座に読出せるようにな
る。またこれにより、殆ど毎回のメモリ・サイクルにお
いて、ＥＤＲＡＭ１２からデータを読出すことが可能に
なる。
ス３６の状態をモニタしているため、例えば推論作業等
を実行することによって、次回に発生するメモリ・サイ
クルの内容を予測することができ、その予測によって、
次回のメモリ・サイクルにおいてデータを読出す場合
に、どのＤＲＡＭバンク１６のどの列の記憶位置である
かを推定することができる。このようなルック・アヘッ
ド（予測）動作を実行することにより、ＤＲＡＭコント
ローラ２４は、予め、そのＤＲＡＭバンク１６の該当す
る記憶位置列をオープンして、その列に格納されている
データを、ＤＲＡＭバンク１６に対応したＳＲＡＭキャ
ッシュにロードしておくことができる。これによって、
ＣＰＵ２６が必要なデータを即座に読出せるようにな
る。またこれにより、殆ど毎回のメモリ・サイクルにお
いて、ＥＤＲＡＭ１２からデータを読出すことが可能に
なる。
【００２４】図４は、本発明にかかる方法を示したフロ
ーチャートである。このフローチャートに示した方法
は、ＥＤＲＡＭに格納されているデータにアクセスする
ためのデータ・アクセス方法の具体例であり、アクセス
対象のＥＤＲＡＭは、図１〜図３に示した集積回路デバ
イス１０の一部を形成している前述のＥＤＲＡＭ１２と
同じ構成のものである。最初に、ブロック７４に示した
ように、ＣＰＵが、データを読出す記憶位置を指定した
アクセス要求を発生する。続いて、ブロック７６に示し
たように、その記憶位置の情報がＤＲＡＭコントローラ
へ供給される。続いて、ブロック７８に示したように、
ＤＲＡＭコントローラが、その指定された記憶位置をア
クセスして、該記憶位置に格納されているデータをＳＲ
ＡＭキャッシュにロードする。
ーチャートである。このフローチャートに示した方法
は、ＥＤＲＡＭに格納されているデータにアクセスする
ためのデータ・アクセス方法の具体例であり、アクセス
対象のＥＤＲＡＭは、図１〜図３に示した集積回路デバ
イス１０の一部を形成している前述のＥＤＲＡＭ１２と
同じ構成のものである。最初に、ブロック７４に示した
ように、ＣＰＵが、データを読出す記憶位置を指定した
アクセス要求を発生する。続いて、ブロック７６に示し
たように、その記憶位置の情報がＤＲＡＭコントローラ
へ供給される。続いて、ブロック７８に示したように、
ＤＲＡＭコントローラが、その指定された記憶位置をア
クセスして、該記憶位置に格納されているデータをＳＲ
ＡＭキャッシュにロードする。
【００２５】続いて、ブロック８２に示したように、そ
のＳＲＡＭキャッシュにロードされたデータをＣＰＵが
読出す。更に、ブロック８２に示した読出動作の実行中
に、それと並行して、ＤＲＡＭコントローラが、次回の
読出動作において読出しが行われる記憶位置を予測す
る。これを示したのがブロック８４である。続いて、ブ
ロック８６に示したように、その予測した記憶位置に格
納されているデータを、その予測した記憶位置を含んで
いるＤＲＡＭバンクに対応したＳＲＡＭキャッシュにロ
ードする。この後、必要なデータがＳＲＡＭキャッシュ
からＣＰＵへ読出される。
のＳＲＡＭキャッシュにロードされたデータをＣＰＵが
読出す。更に、ブロック８２に示した読出動作の実行中
に、それと並行して、ＤＲＡＭコントローラが、次回の
読出動作において読出しが行われる記憶位置を予測す
る。これを示したのがブロック８４である。続いて、ブ
ロック８６に示したように、その予測した記憶位置に格
納されているデータを、その予測した記憶位置を含んで
いるＤＲＡＭバンクに対応したＳＲＡＭキャッシュにロ
ードする。この後、必要なデータがＳＲＡＭキャッシュ
からＣＰＵへ読出される。
【００２６】
【発明の効果】本発明は、以上のように、ＥＤＲＡＭと
ＣＰＵとが同一の基板上に形成されており、また、それ
らＥＤＲＡＭとＣＰＵとの間を接続するメモリ・バスも
同一の基板上に形成されているため、個別に製作したデ
バイスを組合せた従来の構成と比べて、データ・スルー
プット・レートを大いに向上させることができる。尚、
以上の説明は、本発明を実施する際の好適な実施の形態
を例示したものであり、本発明は、それら実施の形態に
限定されるものではない。本発明の範囲は請求項に記載
したとおりである。
ＣＰＵとが同一の基板上に形成されており、また、それ
らＥＤＲＡＭとＣＰＵとの間を接続するメモリ・バスも
同一の基板上に形成されているため、個別に製作したデ
バイスを組合せた従来の構成と比べて、データ・スルー
プット・レートを大いに向上させることができる。尚、
以上の説明は、本発明を実施する際の好適な実施の形態
を例示したものであり、本発明は、それら実施の形態に
限定されるものではない。本発明の範囲は請求項に記載
したとおりである。
【図１】本発明に係る集積回路の一実施例の機能ブロッ
ク図である。
ク図である。
【図２】本発明に係る集積回路の一実施例の模式図であ
る。
る。
【図３】本発明に係る集積回路の一実施例のより具体的
な構成例を示したブロック図である。
な構成例を示したブロック図である。
【図４】本発明に係るデータ・アクセス方法を図示した
フローチャートである。
フローチャートである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ａ Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｚ (72)発明者 マイケル・ピーターズ アメリカ合衆国コロラド州80919，コロラ ド・スプリングズ，ブロジェット・ドライ ブ 3020
Claims (22)
- 【請求項１】 基板を有する集積回路において、 前記基板上に形成された少なくとも１つのＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）バンクであ
って、該ＤＲＡＭバンクの各々が、複数列及び複数行を
成す行列状に配列された複数のＤＲＡＭ記憶位置を有
し、かつローカル・メモリ・アレイを画成している、Ｄ
ＲＡＭバンクと、 前記基板上に形成され、前記少なくとも１つのＤＲＡＭ
バンクの各々に１つずつが対応したＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）であって、少なく
とも１列の列状に配列された複数のＳＲＡＭ記憶位置を
有し、対応したＤＲＡＭバンクの任意の記憶位置列の少
なくとも一部分に含まれるＤＲＡＭ記憶位置のデータを
該ＳＲＡＭにキャッシュできるよう構成されているＳＲ
ＡＭと、 前記基板上に形成されたロジック・エレメントであっ
て、第１ロジック部分と第２ロジック部分とを有し、前
記第１ロジック部分は、前記少なくとも１つのＤＲＡＭ
バンク及びその各々に対応した前記ＳＲＡＭに結合され
ていてそれらのＤＲＡＭ記憶位置及びＳＲＡＭ記憶位置
へのアクセスを制御することができ、前記第２ロジック
部分は、前記少なくとも１つのＤＲＡＭバンク及びその
各々に対応した前記ＳＲＡＭの記憶位置のうちの所望の
記憶位置へのアクセスを要求するアクセス要求を発する
ことができ、且つ、その所望の記憶位置から読出された
データを処理することができる、ロジック・エレメント
とを備えている特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、前記
少なくとも１つのＤＲＡＭバンクが、第１ＤＲＡＭバン
クと、少なくとも１つの第２ＤＲＡＭバンクとを含んで
いることを特徴とする集積回路。 - 【請求項３】 請求項２記載の集積回路において、前記
少なくとも１つのＤＲＡＭバンクの各々に１つずつが対
応した前記ＳＲＡＭが、前記第１ＤＲＡＭバンクに対応
した第１ＳＲＡＭと、前記少なくとも１つの第２ＤＲＡ
Ｍバンクに対応した少なくとも１つの第２ＳＲＡＭとを
含んでいることを特徴とする集積回路。 - 【請求項４】 請求項３記載の集積回路において、前記
ロジック・エレメントの前記第１ロジック部分の動作に
より、前記第１ＤＲＡＭバンクと前記少なくとも１つの
第２ＤＲＡＭバンクとのうちから選択された１つのＤＲ
ＡＭバンクの第１選択記憶位置列に含まれる複数の記憶
位置に格納されているデータが、その選択されたＤＲＡ
Ｍバンクからそれに対応したＳＲＡＭにロードされたデ
ータをそのＳＲＡＭから読出すデータ読出動作と、前記
第１ＤＲＡＭバンクと前記少なくとも１つの第２ＤＲＡ
Ｍバンクとのうちから選択された１つのＤＲＡＭバンク
の第２選択記憶位置列へデータを書込むデータ書込動作
とが、それら２つの動作の実行期間が互いにオーバーラ
ップして実行されるよう構成されていることを特徴とす
る集積回路。 - 【請求項５】 請求項４記載の集積回路において、前記
ロジック・エレメントの動作により、前記第１ＤＲＡＭ
バンクの第１選択記憶位置列に含まれる複数の記憶位置
に格納されているデータが前記第１ＤＲＡＭバンクから
ロードされたものを読出すデータ読出動作と、前記少な
くとも１つの第２ＤＲＡＭバンクのうちから選択された
１つのＤＲＡＭバンクの第２選択記憶位置列へデータを
書込むデータ書込動作とが、実行されるよう構成されて
いることを特徴とする集積回路。 - 【請求項６】 請求項４記載の集積回路において、前記
ロジック・エレメントの動作により、前記第１ＤＲＡＭ
バンクの第１選択記憶位置列に含まれる複数の記憶位置
に格納されているデータが前記第１ＤＲＡＭバンクから
ロードされたものを読出すデータ読出動作と、前記第１
ＤＲＡＭバンクの第２選択記憶位置列へデータを書込む
データ書込動作とが、実行されるよう構成されているこ
とを特徴とする集積回路。 - 【請求項７】 請求項３記載の集積回路において、前記
ロジック・エレメントの前記第１ロジック部分が動作す
ることにより、前記第１ＤＲＡＭバンクと前記少なくと
も１つの第２ＤＲＡＭバンクとのうちから選択された１
つのＤＲＡＭバンクの第１選択記憶位置列と第２選択記
憶位置列とへ夫々アクセスする２つのアクセス動作が、
それらアクセス動作の実行期間が互いにオーバーラップ
して実行されるよう構成されており、前記第１選択記憶
位置列はデータを読出すデータ読出記憶位置列であり、
前記第２選択記憶位置列はデータを書込むデータ書込記
憶位置列であることを特徴とする集積回路。 - 【請求項８】 請求項１記載の集積回路において、前記
ロジック・エレメントの前記第１ロジック部分が動作す
ることにより、前記少なくとも１つのＤＲＡＭバンクの
うちの１つのＤＲＡＭバンクの第１記憶位置列に格納さ
れている第１データをそのＤＲＡＭバンクに対応した前
記ＳＲＡＭにキャッシュするキャッシュ動作と、そのＤ
ＲＡＭバンクの第２記憶位置列へ第２データを書込むデ
ータ書込動作とが実行された後に、そのＳＲＡＭから前
記第１データを読出すデータ読出動作が実行されるよう
構成されていることを特徴とする集積回路。 - 【請求項９】 請求項１記載の集積回路において、前記
少なくとも１つのＤＲＡＭバンクの選択記憶位置にアク
セスするアクセス動作が前記ロジック・エレメントの前
記第１ロジック部分によって実行された場合に、前記少
なくとも１つのＤＲＡＭバンクが画成している前記ロー
カル・メモリ・アレイのうちの前記選択記憶位置を含ん
でいる記憶位置列に格納されているデータが前記少なく
とも１つのＤＲＡＭバンクに対応した前記ＳＲＡＭにロ
ードされ、そして、前記ＳＲＡＭにロードされた当該デ
ータが前記ロジック・エレメントの前記第２ロジック部
分によって前記ＳＲＡＭから読出されて処理されるよう
構成されていることを特徴とする集積回路。 - 【請求項１０】 請求項９記載の集積回路において、前
記第１ロジック部分が動作することにより、前記少なく
とも１つのＤＲＡＭバンクのうちの、前記ＳＲＡＭに対
してデータをロードしたＤＲＡＭバンクが、クローズさ
れてプリチャージされるよう構成されていることを特徴
とする集積回路。 - 【請求項１１】 請求項１０記載の集積回路において、
前記第１ロジック部分が動作することにより、前記少な
くとも１つのＤＲＡＭバンクのうちのあるＤＲＡＭバン
クをプリチャージするプリチャージ動作と、前記ＳＲＡ
Ｍにロードされたデータを読出すデータ読出動作とが、
それら動作の実行期間が少なくとも部分的に互いにオー
バーラップして実行されるよう構成されていることを特
徴とする集積回路。 - 【請求項１２】 請求項１１記載の集積回路において、
該回路はさらに、前記ロジック・エレメントと前記ＳＲ
ＡＭとの間を接続するメモリ・バスを備えており、前記
ロジック・エレメントの前記第１ロジック部分が更に、
前記メモリ・バス上のデータ転送をモニタするよう構成
されていることを特徴とする集積回路。 - 【請求項１３】 請求項１２記載の集積回路において、
前記ロジック・エレメントの前記第１ロジック部分がル
ック・アヘッド・コントローラを構成しており、該ルッ
ク・アヘッド・コントローラは、前記第２ロジック部分
から次に発せられる読出要求が、読出すデータの格納位
置としてどの記憶位置を指定するかを予測する機能を有
することを特徴とする集積回路。 - 【請求項１４】 請求項１３記載の集積回路において、
前記ロジック・エレメントの前記第１ロジック部分によ
って構成されている前記ルック・アヘッド・コントロー
ラが、列アドレス信号を発生するようにしてあり、この
列アドレス信号は、その信号値によって、指定すべき記
憶位置が含まれている記憶位置列を特定する信号である
ことを特徴とする集積回路。 - 【請求項１５】 請求項記載の集積回路において、前記
ロジック・エレメントの前記第２ロジック部分がディジ
タル処理装置を構成しており、該ディジタル処理装置は
コンピュータの中央処理装置であることを特徴とする集
積回路。 - 【請求項１６】 データにアクセスするための方法であ
って、 第１記憶位置列に含まれている記憶位置に格納されてい
るデータへのアクセスを要求する第１アクセス要求を発
生させる、第１アクセス要求発生ステップと、 第１アクセス要求において指定されている記憶位置に格
納されているデータへのアクセスを実行するステップ
と、 第１アクセス要求において指定されている記憶位置に格
納されているデータへのアクセスの実行中に、それと並
行して、第２記憶位置列に含まれている記憶位置に格納
されているデータへのアクセスを要求する第２アクセス
要求を発生させる、第２アクセス要求発生ステップと、 第２アクセス要求において指定されている記憶位置に格
納されているデータへのアクセスを実行するステップと
を含んでいることを特徴とするデータ・アクセス方法。 - 【請求項１７】 請求項１６記載の方法において、前記
第１アクセス要求発生ステップで発生させる第１アクセ
ス要求において指定する第１記憶位置列が、第１ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）バン
クと少なくとも１つの第２ＤＲＡＭバンクとのうちから
選択した１つのＤＲＡＭバンクに含まれている記憶位置
列であることを特徴とするデータ・アクセス方法。 - 【請求項１８】 請求項１７記載の方法において、前記
第１アクセス要求発生ステップで発生させる第１アクセ
ス要求を、前記第１ＤＲＡＭバンク及び前記少なくとも
１つの第２ＤＲＡＭバンクと同一の基板上に形成した処
理装置によって発生させるようにしたことを特徴とする
データ・アクセス方法。 - 【請求項１９】 請求項１８記載の方法において、第１
アクセス要求において指定されている記憶位置に格納さ
れているデータへのアクセスを実行する前記ステップ
が、 前記第１ＤＲＡＭバンクと前記少なくとも１つの第２Ｄ
ＲＡＭバンクとのうちから選択された１つのＤＲＡＭバ
ンクに格納されているデータを、そのＤＲＡＭバンクに
対応したＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）であって、前記処理装置、前記第１ＤＲＡＭ
バンク、及び前記少なくとも１つの第２ＤＲＡＭバンク
と同一の基板上に形成されているＳＲＡＭにロードする
ステップと、 前記ＳＲＡＭにロードされたデータを前記処理装置へ読
出すステップとを含んでいることを特徴とするデータ・
アクセス方法。 - 【請求項２０】 請求項１９記載の方法において、前記
第２アクセス要求発生ステップで発生させる第２アクセ
ス要求において指定する第２記憶位置列が、前記第１Ｄ
ＲＡＭバンクと前記少なくとも１つの第２ＤＲＡＭバン
クとのうちから選択した１つのＤＲＡＭバンクに含まれ
ている記憶位置列であることを特徴とするデータ・アク
セス方法。 - 【請求項２１】 請求項２０記載の方法において、前記
第２アクセス要求発生ステップで発生させる第２アクセ
ス要求を、前記処理装置によって発生させるよう構成さ
れていることを特徴とするデータ・アクセス方法。 - 【請求項２２】 請求項２０記載の方法において、第２
アクセス要求において指定されている記憶位置に格納さ
れているデータへのアクセスを実行する前記ステップ
が、 前記第１ＤＲＡＭバンクと前記少なくとも１つの第２Ｄ
ＲＡＭバンクとのうちから選択された１つのＤＲＡＭバ
ンクに格納されているデータを、そのＤＲＡＭバンクに
対応したＳＲＡＭにロードするステップと、 前記ＳＲＡＭにロードされたデータを前記処理装置へ読
出すステップとを含んでいることを特徴とする請求項２
０記載のデータ・アクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/108,089 US5963481A (en) | 1998-06-30 | 1998-06-30 | Embedded enhanced DRAM, and associated method |
| US09/108089 | 1998-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000099389A true JP2000099389A (ja) | 2000-04-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153842A Pending JP2000099389A (ja) | 1998-06-30 | 1999-06-01 | Ｅｄｒａｍを組込んだ集積回路及びデ―タ・アクセス方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5963481A (ja) |
| EP (1) | EP0969513A3 (ja) |
| JP (1) | JP2000099389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020088046A (ko) * | 2001-05-15 | 2002-11-25 | 리드텍 리서치 인코포레이티드 | 메모리 가속기, 가속 방법과 관련된 인터페이스 카드 및마더보드 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249840B1 (en) * | 1998-10-23 | 2001-06-19 | Enhanced Memory Systems, Inc. | Multi-bank ESDRAM with cross-coupled SRAM cache registers |
| US6757784B2 (en) * | 2001-09-28 | 2004-06-29 | Intel Corporation | Hiding refresh of memory and refresh-hidden memory |
| US7117316B2 (en) * | 2002-08-05 | 2006-10-03 | Micron Technology, Inc. | Memory hub and access method having internal row caching |
| EP1930811A1 (en) * | 2006-12-05 | 2008-06-11 | Telefonaktiebolaget LM Ericsson (publ) | Methods and devices for cache enhancing |
| WO2008067918A1 (en) * | 2006-12-05 | 2008-06-12 | Telefonaktiebolaget Lm Ericsson (Publ) | Methods and devices for cache enhancing |
| US8028124B2 (en) * | 2007-12-20 | 2011-09-27 | International Business Machines Corporation | Fast processing memory array |
| US20180137050A1 (en) * | 2016-11-11 | 2018-05-17 | Qualcomm Incorporated | Low power memory sub-system using variable length column command |
| US11226909B2 (en) | 2018-08-24 | 2022-01-18 | Rambus Inc. | DRAM interface mode with interruptible internal transfer operation |
Family Cites Families (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069114B2 (ja) * | 1983-06-24 | 1994-02-02 | 株式会社東芝 | 半導体メモリ |
| US4577293A (en) * | 1984-06-01 | 1986-03-18 | International Business Machines Corporation | Distributed, on-chip cache |
| JPS60258792A (ja) * | 1984-06-04 | 1985-12-20 | Toshiba Corp | ダイナミツクｒａｍ |
| US4794559A (en) * | 1984-07-05 | 1988-12-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Content addressable semiconductor memory arrays |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| JPS6381692A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| US4894770A (en) * | 1987-06-01 | 1990-01-16 | Massachusetts Institute Of Technology | Set associative memory |
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| JPH01159891A (ja) * | 1987-12-17 | 1989-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4943944A (en) * | 1987-11-25 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor memory using dynamic ram cells |
| JPH01146187A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | キヤッシュメモリ内蔵半導体記憶装置 |
| US5184320A (en) * | 1988-02-12 | 1993-02-02 | Texas Instruments Incorporated | Cached random access memory device and system |
| US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
| US4870622A (en) * | 1988-06-24 | 1989-09-26 | Advanced Micro Devices, Inc. | DRAM controller cache |
| KR910009555B1 (ko) * | 1989-01-09 | 1991-11-21 | 조경연 | 싱글 포트 듀얼 ram(spdram) |
| US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| US5214610A (en) * | 1989-09-22 | 1993-05-25 | Texas Instruments Incorporated | Memory with selective address transition detection for cache operation |
| JP2777247B2 (ja) * | 1990-01-16 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置およびキャッシュシステム |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| JP2938511B2 (ja) * | 1990-03-30 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| DE4118804C2 (de) * | 1990-06-08 | 1996-01-04 | Toshiba Kawasaki Kk | Serienzugriff-Speicheranordnung |
| US5359722A (en) * | 1990-07-23 | 1994-10-25 | International Business Machines Corporation | Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM |
| US5249282A (en) * | 1990-11-21 | 1993-09-28 | Benchmarq Microelectronics, Inc. | Integrated cache memory system with primary and secondary cache memories |
| JPH04307495A (ja) * | 1991-04-04 | 1992-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5148346A (en) * | 1991-09-20 | 1992-09-15 | Conax Florida Corporation | EMI protected water-activated pressurized gas release apparatus |
| US5390308A (en) * | 1992-04-15 | 1995-02-14 | Rambus, Inc. | Method and apparatus for address mapping of dynamic random access memory |
| US5471601A (en) * | 1992-06-17 | 1995-11-28 | Intel Corporation | Memory device and method for avoiding live lock of a DRAM with cache |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| US5416739A (en) * | 1994-03-17 | 1995-05-16 | Vtech Computers, Ltd. | Cache control apparatus and method with pipelined, burst read |
| JP3380050B2 (ja) * | 1994-07-14 | 2003-02-24 | 富士通株式会社 | 半導体記憶装置のデータ読み出し方法 |
| US5566318A (en) * | 1994-08-02 | 1996-10-15 | Ramtron International Corporation | Circuit with a single address register that augments a memory controller by enabling cache reads and page-mode writes |
| EP0793827B1 (en) * | 1994-11-22 | 2002-03-06 | Monolithic System Technology, Inc. | Method and structure for utilizing a dram array as second level cache memory |
| US5778436A (en) * | 1995-03-06 | 1998-07-07 | Duke University | Predictive caching system and method based on memory access which previously followed a cache miss |
| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
| US5666321A (en) * | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
| US5761695A (en) * | 1995-09-19 | 1998-06-02 | Hitachi, Ltd. | Cache memory control method and apparatus, and method and apparatus for controlling memory capable of interleave control |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
| US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
| JP4014669B2 (ja) * | 1996-04-22 | 2007-11-28 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1998
- 1998-06-30 US US09/108,089 patent/US5963481A/en not_active Expired - Lifetime
-
1999
- 1999-04-16 EP EP99302956A patent/EP0969513A3/en not_active Ceased
- 1999-06-01 JP JP11153842A patent/JP2000099389A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020088046A (ko) * | 2001-05-15 | 2002-11-25 | 리드텍 리서치 인코포레이티드 | 메모리 가속기, 가속 방법과 관련된 인터페이스 카드 및마더보드 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5963481A (en) | 1999-10-05 |
| EP0969513A2 (en) | 2000-01-05 |
| EP0969513A3 (en) | 2000-05-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |