JPS60258792A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPS60258792A JPS60258792A JP59114245A JP11424584A JPS60258792A JP S60258792 A JPS60258792 A JP S60258792A JP 59114245 A JP59114245 A JP 59114245A JP 11424584 A JP11424584 A JP 11424584A JP S60258792 A JPS60258792 A JP S60258792A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- row address
- signal
- latch
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型の半導体メモリに係り、％に同
一ロウアドレスのままでカラムアドレスを変化させる場
合の高速処理を図るスタテイックカラム方式のＲＡＭ（
ランダム・アクセス・メモリ）に関する。
一ロウアドレスのままでカラムアドレスを変化させる場
合の高速処理を図るスタテイックカラム方式のＲＡＭ（
ランダム・アクセス・メモリ）に関する。
ダイナミックＲＡＭ（ランダム・アクセス・メモリ）は
、スタティックＲＡＭに比べてビットコストが安価であ
るが、使用法が複雑であり、アクセス速度が遅いという
問題がある。このアクセス速度を改善するために、同一
ロウアドレスのままでカラムアドレスを変化させる場合
（実際の使用で頻度が高い）にはノーマルモードから高
速モードに切り換え、この高速モードにおいてはロウア
ドレス指定に続いて一連のカラムアドレスを順次指定す
る、所謂スタティックカラム方式が採用されている。
、スタティックＲＡＭに比べてビットコストが安価であ
るが、使用法が複雑であり、アクセス速度が遅いという
問題がある。このアクセス速度を改善するために、同一
ロウアドレスのままでカラムアドレスを変化させる場合
（実際の使用で頻度が高い）にはノーマルモードから高
速モードに切り換え、この高速モードにおいてはロウア
ドレス指定に続いて一連のカラムアドレスを順次指定す
る、所謂スタティックカラム方式が採用されている。
第１図はスタティックカラム方式のダイナミックＲＡＭ
の一部を示しており、１はアドレス信号Ａ。−Ａｎの上
位ビット群（行アドレス信号）が入力する行（ロウ）ア
ドレスバッファ、２は行アドレス信号入力をデコードす
る行デコーダ、３はアドレス信号Ａ（、ｘＡｎの下位ビ
ット群（列アドレス信号）が入力する列（カラム）アド
レスバッファ、４は上記列アドレスバッファ３からのア
ドレス信号をデコードする列デコーダ、５は前記行デコ
ーダ２および列デコーダ４により行および列の選択が行
なわれるダイナミックメモリセルのセルアレイ、６は上
ｌ己セルアレイ５からの読み出し情報をセンスするセン
スアンプ、７は前記セルアレイ５の入出力回路、８は出
力バッファ、９は出力制御回路、１０はデータ人力バッ
ファ、１ノはライトイネーブル信号ＷＥｆＣより制御さ
れる書き込み制御回路、１２は前記列アドレスバッファ
３のアドレス信号出力の変化を検知するアドレス変化検
知回路、１３は上記アドレス変化検知回路１２の検知出
力によりタイミング制御される列クロツク発生回路、１
４は行アドレスストローブ信号ＲＡＳによりタイミング
制御される行うロック発生回路である。上記行うロック
発生回路１４のクロック出力は行デコーダ２、センスア
ンプ６などに供給され、列クロック発生回路ノ３のクロ
ック出力ｄ：列デコーダ４、出力バッファ８などに供給
される。なお、前記行アドレスストローブ信号ＲＡＳは
、ノーマルモードのときのサイクルタイムに比べて高速
モードのときのサイクルタイムが長くなるように切り換
えられる。
の一部を示しており、１はアドレス信号Ａ。−Ａｎの上
位ビット群（行アドレス信号）が入力する行（ロウ）ア
ドレスバッファ、２は行アドレス信号入力をデコードす
る行デコーダ、３はアドレス信号Ａ（、ｘＡｎの下位ビ
ット群（列アドレス信号）が入力する列（カラム）アド
レスバッファ、４は上記列アドレスバッファ３からのア
ドレス信号をデコードする列デコーダ、５は前記行デコ
ーダ２および列デコーダ４により行および列の選択が行
なわれるダイナミックメモリセルのセルアレイ、６は上
ｌ己セルアレイ５からの読み出し情報をセンスするセン
スアンプ、７は前記セルアレイ５の入出力回路、８は出
力バッファ、９は出力制御回路、１０はデータ人力バッ
ファ、１ノはライトイネーブル信号ＷＥｆＣより制御さ
れる書き込み制御回路、１２は前記列アドレスバッファ
３のアドレス信号出力の変化を検知するアドレス変化検
知回路、１３は上記アドレス変化検知回路１２の検知出
力によりタイミング制御される列クロツク発生回路、１
４は行アドレスストローブ信号ＲＡＳによりタイミング
制御される行うロック発生回路である。上記行うロック
発生回路１４のクロック出力は行デコーダ２、センスア
ンプ６などに供給され、列クロック発生回路ノ３のクロ
ック出力ｄ：列デコーダ４、出力バッファ８などに供給
される。なお、前記行アドレスストローブ信号ＲＡＳは
、ノーマルモードのときのサイクルタイムに比べて高速
モードのときのサイクルタイムが長くなるように切り換
えられる。
而して、ノーマルモードにおいては、第２図に示すよう
にＲＡＳ信号の１サイクルタイム内で行アドレス信号と
列アドレス信号とが順次入力してメモリアクセスが行な
われる。これに対して、高速モードにおいては、第３図
に示すようにＲＡＳ信号の１サイクルタイム内で行アド
レス信号と一連の列アドレス信号とが順次入力し、列ア
ドレス信号の変化毎にメモリアクセスが行なわれる。
にＲＡＳ信号の１サイクルタイム内で行アドレス信号と
列アドレス信号とが順次入力してメモリアクセスが行な
われる。これに対して、高速モードにおいては、第３図
に示すようにＲＡＳ信号の１サイクルタイム内で行アド
レス信号と一連の列アドレス信号とが順次入力し、列ア
ドレス信号の変化毎にメモリアクセスが行なわれる。
しかし、上記したようなダイナミックＲＡＭは、モード
切り換えのための周辺回路が必要であり、周辺回路のあ
る程度の増加が許されるメイン・フレーム等の応用に関
しては非宮に有効であるが、パソコン等の小規模のシス
テムへの適用には使用法の複雑さがあるので必らずしも
有効ではない。
切り換えのための周辺回路が必要であり、周辺回路のあ
る程度の増加が許されるメイン・フレーム等の応用に関
しては非宮に有効であるが、パソコン等の小規模のシス
テムへの適用には使用法の複雑さがあるので必らずしも
有効ではない。
本発明は上記の事情に鑑みてなされたもので、行アドレ
スストローブ信号あサイクルタイムがノーマルモード、
高速モード（１つ前のメモリサイクルと同一のロウアド
レスをアクセスするモード）とで同じであり、モード切
り換えのための周辺回路が不要になり、使用法が簡単化
され、小規模のコンピュータシステムに好適なダイナミ
ックＲＡＭを提供するものである。
スストローブ信号あサイクルタイムがノーマルモード、
高速モード（１つ前のメモリサイクルと同一のロウアド
レスをアクセスするモード）とで同じであり、モード切
り換えのための周辺回路が不要になり、使用法が簡単化
され、小規模のコンピュータシステムに好適なダイナミ
ックＲＡＭを提供するものである。
即ち、本発明のダイナミックＲＡＭは、１つ前のサイク
ルの行アドレスをラッチし、このラッチ内容と現サイク
ルの行アドレスとを比較して一致・不一致を判定し、こ
の判定結呆を参照し所定の制御条件に基いて各柚の制御
信号を発生させ、この制御信号に基いて１つ前のサイク
ルの行アドレスまたは現サイクルの行アドレスをマルチ
プレクサにより選択して行デコーダに入力すると共にこ
の行デコーダの動作を制御し、同じく前記制御信号に基
いてメモリセルの入出力データのラッチおよびラッチデ
ータの読み出し・書き込みを制御するためのデータラッ
チ手段を設けてなることを特徴とするものである。
ルの行アドレスをラッチし、このラッチ内容と現サイク
ルの行アドレスとを比較して一致・不一致を判定し、こ
の判定結呆を参照し所定の制御条件に基いて各柚の制御
信号を発生させ、この制御信号に基いて１つ前のサイク
ルの行アドレスまたは現サイクルの行アドレスをマルチ
プレクサにより選択して行デコーダに入力すると共にこ
の行デコーダの動作を制御し、同じく前記制御信号に基
いてメモリセルの入出力データのラッチおよびラッチデ
ータの読み出し・書き込みを制御するためのデータラッ
チ手段を設けてなることを特徴とするものである。
これによって、１つ前のサイクルと現サイクルとで行ア
ドレスが同一の場合に高速アクセスが可能になり、行ア
ドレスストローブ信号のサイクルタイムは高速モード、
ノーマルモードで変える必要はない。
ドレスが同一の場合に高速アクセスが可能になり、行ア
ドレスストローブ信号のサイクルタイムは高速モード、
ノーマルモードで変える必要はない。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第４図に示す本発明のダイナミックＲＡＭは、第１
図に示した従来例に比べて口付アドレスラッチ回路４ノ
、行アドレス比較回路４２、旧サイクルモードラッチ回
路４３、制御回路４４、マルチプレクサ４５およびデー
タラッチ回路４６を付加した点が異なり、その他は同じ
であるので第１図中と同一符号を付してその説明を省略
する。
る。第４図に示す本発明のダイナミックＲＡＭは、第１
図に示した従来例に比べて口付アドレスラッチ回路４ノ
、行アドレス比較回路４２、旧サイクルモードラッチ回
路４３、制御回路４４、マルチプレクサ４５およびデー
タラッチ回路４６を付加した点が異なり、その他は同じ
であるので第１図中と同一符号を付してその説明を省略
する。
上記同行アドレスラッチ回路４１は、行アドレスバッフ
ァ１の行アドレス信号出力が入力し、これを所定のタイ
ミングでラッチすることにより１つ前のメモリサイクル
の行アドレス信号を保持するものである。前記行アドレ
ス比較回路４２は、行アドレスバッファ１の行アドレス
信号出力（現サイクルの行アドレス）と口付アドレスラ
ッチ回路４ノの行アドレスラッチ出力（１つ前のサイク
ルの行アドレス）とを比較して両者が一致しているか否
かを判定して判定出力を発生するものである。前記旧サ
イクルモードラッチ回路４３は、１つ前のメモリサイク
ルがライトモードであったときにフラグが“１″にセッ
トされる。前記制御回路４４は、前記行アドレス比較回
路４２０判定結果および上記旧サイクルモードラッチ回
路４３のラッチ内容および現サイクルのモード信号が入
力し、後述する所定の条件に応じて各釉の制御信号を出
力するものである。前記マルチプレクサ４５は、上目ピ
制御回路４４からの制御信号により前記行アドレスバッ
ファ１からの現サイクルの行アドレス信号または同行ア
ドレスラッチ回路４１のラッチ出力（１つ前のサイクル
の行アドレス信号）を選択して行デコーダ２に送るもの
である。前記データラッチ回路４６は、前記制御回路４
４からの制御信号により読み出しデータをラッチする動
作、ラッチデータを出力する動作、入力データをラッチ
する動作、ラッチデータを瞥き込む動作を選択するもの
である。
ァ１の行アドレス信号出力が入力し、これを所定のタイ
ミングでラッチすることにより１つ前のメモリサイクル
の行アドレス信号を保持するものである。前記行アドレ
ス比較回路４２は、行アドレスバッファ１の行アドレス
信号出力（現サイクルの行アドレス）と口付アドレスラ
ッチ回路４ノの行アドレスラッチ出力（１つ前のサイク
ルの行アドレス）とを比較して両者が一致しているか否
かを判定して判定出力を発生するものである。前記旧サ
イクルモードラッチ回路４３は、１つ前のメモリサイク
ルがライトモードであったときにフラグが“１″にセッ
トされる。前記制御回路４４は、前記行アドレス比較回
路４２０判定結果および上記旧サイクルモードラッチ回
路４３のラッチ内容および現サイクルのモード信号が入
力し、後述する所定の条件に応じて各釉の制御信号を出
力するものである。前記マルチプレクサ４５は、上目ピ
制御回路４４からの制御信号により前記行アドレスバッ
ファ１からの現サイクルの行アドレス信号または同行ア
ドレスラッチ回路４１のラッチ出力（１つ前のサイクル
の行アドレス信号）を選択して行デコーダ２に送るもの
である。前記データラッチ回路４６は、前記制御回路４
４からの制御信号により読み出しデータをラッチする動
作、ラッチデータを出力する動作、入力データをラッチ
する動作、ラッチデータを瞥き込む動作を選択するもの
である。
次に、上記ダイナミックＲＡＭの動作を説明するが、こ
こではＲＡＳ信号入方久方び行アドレス信号入力、列ア
ドレス信号入力のタイミングは第２図に示すようなもの
であり、ノーマルモードでも高速モードでも同じタイミ
ングで行なわれる。
こではＲＡＳ信号入方久方び行アドレス信号入力、列ア
ドレス信号入力のタイミングは第２図に示すようなもの
であり、ノーマルモードでも高速モードでも同じタイミ
ングで行なわれる。
（１） リード動作
口付アドレスラッチ回路４ノには１つ前のサイクルの行
アドレスが保持されている。ＲＡＳ信号が立ち下がり、
現サイクルの行アドレスが行アドレスバッファ１にラッ
チされると、行アドレス比較回路４２において新旧の行
アドレスが比較される。この比較の結果、（１）不一致
の場合には、制御回路４４はマルチプレクサ４５が行ア
ドレスバッファＪの内容（新しい行アドレス）を選択し
て行デコーダ２に送るように制卸する。したがって、こ
のときの行デコーダ２の動作により選択される新しい行
アドレスに対応したセルアレイ５の内容がセンスアンプ
６で読み出され、新しい行アドレスに続いて入力する列
アドレスに対応したカラムのセンスアンプ６の内容が入
出力回路７、出カパッファ８を経てデータ出力となる。
アドレスが保持されている。ＲＡＳ信号が立ち下がり、
現サイクルの行アドレスが行アドレスバッファ１にラッ
チされると、行アドレス比較回路４２において新旧の行
アドレスが比較される。この比較の結果、（１）不一致
の場合には、制御回路４４はマルチプレクサ４５が行ア
ドレスバッファＪの内容（新しい行アドレス）を選択し
て行デコーダ２に送るように制卸する。したがって、こ
のときの行デコーダ２の動作により選択される新しい行
アドレスに対応したセルアレイ５の内容がセンスアンプ
６で読み出され、新しい行アドレスに続いて入力する列
アドレスに対応したカラムのセンスアンプ６の内容が入
出力回路７、出カパッファ８を経てデータ出力となる。
このとき、データラッチ回路４６は制御回路４４により
制御されてセンスアンプ６からの読み出し内容（データ
）をラッチする。伽）これに対して、前記新旧の行アド
レスの比較結果が一致の場合には、制御回路４４は行デ
コーダ２を動作させないで新しい行アドレスに続いて入
力する列アドレスに対応したカラムのデータラッチ回路
４６の内容（ラッチデータ）を入出力回路７、出力バッ
ファ８を経てデータ出力とするように制御する。したが
って、行デコーダ２およびワード線を活性化する必要が
ないので、高速アクセスが可能になる。
制御されてセンスアンプ６からの読み出し内容（データ
）をラッチする。伽）これに対して、前記新旧の行アド
レスの比較結果が一致の場合には、制御回路４４は行デ
コーダ２を動作させないで新しい行アドレスに続いて入
力する列アドレスに対応したカラムのデータラッチ回路
４６の内容（ラッチデータ）を入出力回路７、出力バッ
ファ８を経てデータ出力とするように制御する。したが
って、行デコーダ２およびワード線を活性化する必要が
ないので、高速アクセスが可能になる。
（２） ライト動作
ライト動作に際しては、同一行アドレスの瞥き込みデー
タが全部揃ってからメモリセルＫＩＦき込む必要がある
。そこで、ライト動作時にはマルチプレクサ４５が日付
アドレスラッチ回路４ノのラッチ内容（１つ前のサイク
ルの行アドレス）を選択するように制御回路４４の制御
が行なわれる。これＫよって、行アドレス信号入力は行
アドレスバッファ１、日付アドレスラッチ回路４ノおよ
びマルチプレクサ４５を順に経て行デコーダ２に送られ
る。そして、新旧の行アドレスが行アドレス比較回路４
２により比較され、この比較の結果に応じて制御回路４
４により次のように制御される。即ち、（ａ）新旧の行
アドレスが不一致の場合には、新しい行アドレスに続い
て入力する列アドレスに対応するカラムのデータラッチ
回路４６の内容が入出力回路７を経てメモリセルに１き
込まれる。次いで、上記データラッチ回路４６に書き込
みデータ入力がラッチされる。これに対して、伽）前記
新旧の行アドレスが一致の場合には、行デコーダ２を動
作させないで新しい行アドレスに続いて入力する列アド
レスに対応するカラムのデータラッチ回路４６に瞥き込
みデータ入力がラッチされる。
タが全部揃ってからメモリセルＫＩＦき込む必要がある
。そこで、ライト動作時にはマルチプレクサ４５が日付
アドレスラッチ回路４ノのラッチ内容（１つ前のサイク
ルの行アドレス）を選択するように制御回路４４の制御
が行なわれる。これＫよって、行アドレス信号入力は行
アドレスバッファ１、日付アドレスラッチ回路４ノおよ
びマルチプレクサ４５を順に経て行デコーダ２に送られ
る。そして、新旧の行アドレスが行アドレス比較回路４
２により比較され、この比較の結果に応じて制御回路４
４により次のように制御される。即ち、（ａ）新旧の行
アドレスが不一致の場合には、新しい行アドレスに続い
て入力する列アドレスに対応するカラムのデータラッチ
回路４６の内容が入出力回路７を経てメモリセルに１き
込まれる。次いで、上記データラッチ回路４６に書き込
みデータ入力がラッチされる。これに対して、伽）前記
新旧の行アドレスが一致の場合には、行デコーダ２を動
作させないで新しい行アドレスに続いて入力する列アド
レスに対応するカラムのデータラッチ回路４６に瞥き込
みデータ入力がラッチされる。
また、上述したようにライト動作時に日付アドレスラッ
チ回路４ノのラッチ内容を選択することにより、新しい
メモリサイクル（リードサイクルあるいはライトサイク
ル）に入ったときに上記ラッチ内容がリードサイクルの
ものであるかライトサイクルのものであるかによってそ
の意味合いが異なることになる。そこで、制御回路４４
により、新しいメモリサイクルの初めに前記旧サイクル
モードラッチ回路４３の内容（フラグ）が１″（１つ前
のサイクルがライトサイクルであったことを表わす）で
あるか否かをチェックし、このチェック結果に応じて適
正な制御を行なう必要があり、この制御は次のよう釦付
なう。即ち、フラグが１″でなかった場合およびフラグ
が１１”であって現サイクルがライト動作の場合には、
前述した（１）項または（２）項の動作を行なわせる。
チ回路４ノのラッチ内容を選択することにより、新しい
メモリサイクル（リードサイクルあるいはライトサイク
ル）に入ったときに上記ラッチ内容がリードサイクルの
ものであるかライトサイクルのものであるかによってそ
の意味合いが異なることになる。そこで、制御回路４４
により、新しいメモリサイクルの初めに前記旧サイクル
モードラッチ回路４３の内容（フラグ）が１″（１つ前
のサイクルがライトサイクルであったことを表わす）で
あるか否かをチェックし、このチェック結果に応じて適
正な制御を行なう必要があり、この制御は次のよう釦付
なう。即ち、フラグが１″でなかった場合およびフラグ
が１１”であって現サイクルがライト動作の場合には、
前述した（１）項または（２）項の動作を行なわせる。
これに対して、フラグが“１”であって現サイクルがリ
ード動作の場合には、１つ前のサイクル（ライトサイク
ル）でデータラッチ回路４６如ラツチされた内容（書き
込みデータ人力）をメモリセルに転送させてライト動作
を完了させる。したがって、ライトサイクルの次がリー
ドサイクルの場合には、通常のメモリサイクルよりも処
理時間が長くかかるので、アドレス信号および行アドレ
スストローブ信号ＲＡＳの発生源（ＣＰＵなど）側との
間で非同期的な動作を可能にするために制御回路４４か
らＣＰＵ側にアドレス信号およびＲＡＳ信号の両方の受
け入れ可能状態を表わすＲＥＡＤＹ信号を出力するよう
に構成している。
ード動作の場合には、１つ前のサイクル（ライトサイク
ル）でデータラッチ回路４６如ラツチされた内容（書き
込みデータ人力）をメモリセルに転送させてライト動作
を完了させる。したがって、ライトサイクルの次がリー
ドサイクルの場合には、通常のメモリサイクルよりも処
理時間が長くかかるので、アドレス信号および行アドレ
スストローブ信号ＲＡＳの発生源（ＣＰＵなど）側との
間で非同期的な動作を可能にするために制御回路４４か
らＣＰＵ側にアドレス信号およびＲＡＳ信号の両方の受
け入れ可能状態を表わすＲＥＡＤＹ信号を出力するよう
に構成している。
第５図は、本実施例のＲＡＭを用いたマイクロコンピュ
ータシステムの一例を示しており、ＣＰＵ（マイクロプ
ロセッサ）５１のアドレス信号出力（たとえば１６ビツ
ト）はアドレスマルチプレクサ５２によりそれぞれ８ピ
ツトの行アドレス信号および列アドレス信号に分けられ
て時系列的処罰記実施例のＲＡＭ５θに供給される。こ
のＲＡＭ５０および前ｔｉｔｃＰＵｓｚはタイミング制
御回路５３によりタイミング制御されるもノテあり、前
記ＲＡ Ｍ ５０ （ＤＲＦ：ＡＤＹ信号出力はアドレ
スマルチプレクサ５２およびタイミング制御回路５３に
送られる。そして、ＲＡＭ５０が次のサイクルのＲＡＳ
信号およびアドレス信号の両方を受け付けられるときに
はＲＥＡＤＹ信号をアクティブにし、受は付けられない
ときにはＲＥＡＤＹ信号を非アクテイブ状態にする。そ
して、タイミング制御回路５３はＲＥＡＤＹ信号がアク
ティブになると次の動作に進める。これによって、前述
したようなＲＡＭにおける非同期的なｍ作が可能になる
と共にＲＡＳ信号のサイクルタイムを可及的に短かくす
ることが可能になり、一層の高速処理が可能になる。
ータシステムの一例を示しており、ＣＰＵ（マイクロプ
ロセッサ）５１のアドレス信号出力（たとえば１６ビツ
ト）はアドレスマルチプレクサ５２によりそれぞれ８ピ
ツトの行アドレス信号および列アドレス信号に分けられ
て時系列的処罰記実施例のＲＡＭ５θに供給される。こ
のＲＡＭ５０および前ｔｉｔｃＰＵｓｚはタイミング制
御回路５３によりタイミング制御されるもノテあり、前
記ＲＡ Ｍ ５０ （ＤＲＦ：ＡＤＹ信号出力はアドレ
スマルチプレクサ５２およびタイミング制御回路５３に
送られる。そして、ＲＡＭ５０が次のサイクルのＲＡＳ
信号およびアドレス信号の両方を受け付けられるときに
はＲＥＡＤＹ信号をアクティブにし、受は付けられない
ときにはＲＥＡＤＹ信号を非アクテイブ状態にする。そ
して、タイミング制御回路５３はＲＥＡＤＹ信号がアク
ティブになると次の動作に進める。これによって、前述
したようなＲＡＭにおける非同期的なｍ作が可能になる
と共にＲＡＳ信号のサイクルタイムを可及的に短かくす
ることが可能になり、一層の高速処理が可能になる。
上述しｆＣように本発明のダイナミックＲＡＭによれば
、行アドレスが１つ前のサイクルと現サイクルとで同一
の場合に高速アクセスが可能であり、しかもこの高速モ
ードにおいても行アドレスストローブ信号のサイクルタ
イムはノーマルモードのときと同じであるので、モード
切り換えのための周辺回路が不要になると共に使用法が
簡単になるので、小規模のコンピュータシステムに使用
して好適である。
、行アドレスが１つ前のサイクルと現サイクルとで同一
の場合に高速アクセスが可能であり、しかもこの高速モ
ードにおいても行アドレスストローブ信号のサイクルタ
イムはノーマルモードのときと同じであるので、モード
切り換えのための周辺回路が不要になると共に使用法が
簡単になるので、小規模のコンピュータシステムに使用
して好適である。
第１図は従来のスタティックカラム方式のダイナミック
ＲＡＭを示す構成説明図、第２図および第３図はそれぞ
れ第１図のノーマルモード、高速モードにおけるアドレ
ス信号入力を説明するために示す図、縞４図は本発明の
一実施例に係るスタティックカラム方式のダイナミック
ＲＡＭを示す＃４取説明図、第５図は第４図のＲＡＭを
使用したマイクロコンピュータシステムの一例を示す構
成説明図である。 １川行アドレスバッファ、２・・・行デコーダ、４・・
・列デコーダ、５・・・セルアレイ、４ノ・・・口付ア
ドレスラッチ回路、４２・・・行アドレス比較回路、４
３・・・旧サイクルモードラッチ回路、４４・・・制卸
回路、４５・・・マルチプレクサ、４６・・・データラ
ッチ回路。
ＲＡＭを示す構成説明図、第２図および第３図はそれぞ
れ第１図のノーマルモード、高速モードにおけるアドレ
ス信号入力を説明するために示す図、縞４図は本発明の
一実施例に係るスタティックカラム方式のダイナミック
ＲＡＭを示す＃４取説明図、第５図は第４図のＲＡＭを
使用したマイクロコンピュータシステムの一例を示す構
成説明図である。 １川行アドレスバッファ、２・・・行デコーダ、４・・
・列デコーダ、５・・・セルアレイ、４ノ・・・口付ア
ドレスラッチ回路、４２・・・行アドレス比較回路、４
３・・・旧サイクルモードラッチ回路、４４・・・制卸
回路、４５・・・マルチプレクサ、４６・・・データラ
ッチ回路。
Claims (1)
- （１） 時系列的に入力する行アドレス信号および列ア
ドレス信号を行アドレスストローブ信号ＲＡＳによるタ
イミング制御によって取り込むダイナミックＲＡＭにお
いて、１つ前のサイクルの行アドレス信号入力の内容を
保持する口付アドレスラッチ手段と、この口付アドレス
ラッチ手段のラッチ内容と現サイクルの行アドレス信号
入力の内容とを比較して一致・不一致を判定する行アド
レス比較手段と、１つ前のサイクルのモードをラッチす
る旧サイクルモードラッチ手段と、この旧サイクルモー
ドラッチ手段のラッチ内容および現サイクルのモードお
よび前記行アドレス比較手段の判定結果を取り込み、所
定の制御条件にしたがって各種の制御信号を出力すると
共に次のサイクルの行アドレス信号および行アドレスス
トローブ信号ＲＡＳの両方の受け入れ可能状態であるこ
とを表わすＲＥＡＤＹ信号を出力する制御手段と、この
制卸手段により制卸され現サイクルの行アドレス信号ま
たは前記日付アドレスラッチ回路のラッチ出力を選択す
るマルチプレクサと、このマルチプレクサにより選択さ
れた行アドレス信号が入力し前記制御手段によりデコー
ド動作が制御される行デコーダと、前記制卸手段により
メモリセルの入出力データのラッチおよびラッチデータ
の読み出し・書き込みが制御されるデータラッチ手段と
を具備し、１つ前のサイクルと現サイクルとの行アドレ
スが同一の場合には当該行アドレスに対して高速アクセ
スが行なわれることを特徴とするダイナミックＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114245A JPS60258792A (ja) | 1984-06-04 | 1984-06-04 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114245A JPS60258792A (ja) | 1984-06-04 | 1984-06-04 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258792A true JPS60258792A (ja) | 1985-12-20 |
Family
ID=14632919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114245A Pending JPS60258792A (ja) | 1984-06-04 | 1984-06-04 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258792A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294498U (ja) * | 1985-12-05 | 1987-06-16 | ||
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| JPH01251204A (ja) * | 1988-03-15 | 1989-10-06 | Nixdorf Comput Ag | 電気機器や電気・機械的機器用の制御装置 |
| JPH05274859A (ja) * | 1992-01-22 | 1993-10-22 | Ramtron Internatl Corp | 記憶装置及びこれにアクセスする方法 |
| WO1998036419A1 (fr) * | 1997-02-17 | 1998-08-20 | Hitachi, Ltd. | Dispositif circuit integre a semi-conducteur |
| US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
| US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
| US6404694B2 (en) | 1999-08-16 | 2002-06-11 | Hitachi, Ltd. | Semiconductor memory device with address comparing functions |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
-
1984
- 1984-06-04 JP JP59114245A patent/JPS60258792A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6327642B1 (en) | 1996-11-18 | 2001-12-04 | Nec Electronics, Inc. | Parallel access virtual channel memory system |
| US6477621B1 (en) | 1996-11-18 | 2002-11-05 | Nec Electronics, Inc. | Parallel access virtual channel memory system |
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| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
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