JPS63116262A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63116262A JPS63116262A JP26199386A JP26199386A JPS63116262A JP S63116262 A JPS63116262 A JP S63116262A JP 26199386 A JP26199386 A JP 26199386A JP 26199386 A JP26199386 A JP 26199386A JP S63116262 A JPS63116262 A JP S63116262A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000009566 Mao-to Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はオプション入出力デバイスが接続されるデータ
処理装置に関する。
処理装置に関する。
（従来の技術）
パーソナルコンピエタでは通常、拡張スロットを有し１
種々のオプション入出力デバイスを接続可能であるが、
ＣＰＵの処理速度に追従できないオグシ冒ンではウェイ
ト信号（ＷＡＩＴ）を用いてＣＰＵの入出力命令を遅ら
せる処理を要していた。
種々のオプション入出力デバイスを接続可能であるが、
ＣＰＵの処理速度に追従できないオグシ冒ンではウェイ
ト信号（ＷＡＩＴ）を用いてＣＰＵの入出力命令を遅ら
せる処理を要していた。
（発明が解決しようとする問題点）
上記処理に要する制御回路は各オゾン冒ン毎に有してお
り、従って以下に列挙する欠点があった。
り、従って以下に列挙する欠点があった。
（１） 各オプシ曹ン毎にウェイト信号生成ロジック
を持つ必要があり、オデシ璽ンのコスト、大キさの縮少
を妨げる結果となる。
を持つ必要があり、オデシ璽ンのコスト、大キさの縮少
を妨げる結果となる。
（２）パーソナルコンビエータにおけるＣＰＵの処理速
度（クロック）は年々速くなる傾向があり、従ってこれ
に対処する九めオグシ璽ンは接続されるＣＰＵに応じて
ウェイト信号の制御を変える必要があり、オプシ冒ンの
共通化が困難となる。また、これを避ける為パスのスピ
ードを旧パーゾ曹ンに合せて遅くしているパーソナルコ
ンビ、−ｐ−モあるが、この場合ＣＰＵは速くしたが、
低速のオプシッンに影響され全体の処理速度に反映され
ない。
度（クロック）は年々速くなる傾向があり、従ってこれ
に対処する九めオグシ璽ンは接続されるＣＰＵに応じて
ウェイト信号の制御を変える必要があり、オプシ冒ンの
共通化が困難となる。また、これを避ける為パスのスピ
ードを旧パーゾ曹ンに合せて遅くしているパーソナルコ
ンビ、−ｐ−モあるが、この場合ＣＰＵは速くしたが、
低速のオプシッンに影響され全体の処理速度に反映され
ない。
本発明は上記欠点に鑑みてなされたものであり、コスト
ダウン・省スペース、そしてオプションの共通化をはか
る処理装置を提供することを目的とする。
ダウン・省スペース、そしてオプションの共通化をはか
る処理装置を提供することを目的とする。
（問題点を解決するための手段）
本発明は上記目的を実現するため、各オグシ菖ン入出力
デバイス毎のウェイト信号の幅をＣＰＵ本体が制御する
構成とした。このため、本体内に接続されるオシジョン
入出カブ・々イス毎割付けられる入出力アドレスに応じ
たウェイト数がデータとしてセットされるメモリと、入
出力アクセスの際、メモリを参照してウェイト数データ
を得、必要幅のウェイト信号を生成してＣＰＵへ供給す
るタイミング信号生成回路を付加した。
デバイス毎のウェイト信号の幅をＣＰＵ本体が制御する
構成とした。このため、本体内に接続されるオシジョン
入出カブ・々イス毎割付けられる入出力アドレスに応じ
たウェイト数がデータとしてセットされるメモリと、入
出力アクセスの際、メモリを参照してウェイト数データ
を得、必要幅のウェイト信号を生成してＣＰＵへ供給す
るタイミング信号生成回路を付加した。
（作用）
上記構成においてＣＰＵはメモリに対し、各オフ’ ｖ
＊ン入出力ｒバイスに必要なウェイトサイクル数をセ
ットする。入出力アクセス時、ＣＰＵはオグシ１ン入出
力デバイスのアドレスヲ出カシ、オゾシ冒ン入出力デバ
イスに対してＲ１； Ａ Ｄ／ＷＲＩＴＦｉ指示を行な
うが、この時、同時にタイミング信号生成回路にも供給
する。このことによりメモリ内容が順次読出されそのメ
モリ内容に従かいウェイトステートがコントロールされ
る。ＣＰＵはこれをサンプリングして次のクロックサイ
クルをウェイトサイクルとしてＲＥＡＤ／ＷＲＩＴＥ信
号を引延ばす制御を行なう。
＊ン入出力ｒバイスに必要なウェイトサイクル数をセ
ットする。入出力アクセス時、ＣＰＵはオグシ１ン入出
力デバイスのアドレスヲ出カシ、オゾシ冒ン入出力デバ
イスに対してＲ１； Ａ Ｄ／ＷＲＩＴＦｉ指示を行な
うが、この時、同時にタイミング信号生成回路にも供給
する。このことによりメモリ内容が順次読出されそのメ
モリ内容に従かいウェイトステートがコントロールされ
る。ＣＰＵはこれをサンプリングして次のクロックサイ
クルをウェイトサイクルとしてＲＥＡＤ／ＷＲＩＴＥ信
号を引延ばす制御を行なう。
このことによりオゾン入出力アクセス時ス側にウェイト
のための制御回路が不要となり、コストダクン省スペー
ス化がはかれる他、オプションの共通化を実現出来る。
のための制御回路が不要となり、コストダクン省スペー
ス化がはかれる他、オプションの共通化を実現出来る。
（実施例）
以下、図面分使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において１００はＣＰＵ。
する。第１図は本発明の実施例を示すブロック図である
。図において１００はＣＰＵ。
１１６は４０９６Ｘ１ビツトのメモリ素子であり、これ
ら、は１２本のアドレス線ＭＡＯ〜ｌ １ （１１５゜
１２０）と書込みデータ線ＤＩＮＣ１０３）読み出しデ
ータ線ＤＯＵＴ（１１＆）、書込み信号線ＷＥ（１０２
）により接続されている。１１３はセレクタである。
ら、は１２本のアドレス線ＭＡＯ〜ｌ １ （１１５゜
１２０）と書込みデータ線ＤＩＮＣ１０３）読み出しデ
ータ線ＤＯＵＴ（１１＆）、書込み信号線ＷＥ（１０２
）により接続されている。１１３はセレクタである。
セレクタ１１３はＣＰＵＩ ００からのメモリ書込み時
にはＡ側に入力されるアドレス信号ＡＤ４〜１１（ＩＯ
２）がメモリ素子１１６へのアドレスＭＡ４〜１１（１
１５）として出力され、メモリ読み出し時には同様にＢ
側のアドレス信号ＡＤ７〜７（１０５）が選択出力され
る。１１４はセレクタである。セレクタ１１４はＣＰｔ
１Ｚ ｏ ｏのメモリ書込み時にはアドレス信号ＡＤ〜
ｓ （１ｏｅ）が出力され、メモリ読み出し時は後述す
るカウンタ１０８のカウント出力、ＣＮＴθ〜３（１０
７）がメモリ素子１１６ペのアドレスＭＡ１７〜３（１
２０）として選択される。
にはＡ側に入力されるアドレス信号ＡＤ４〜１１（ＩＯ
２）がメモリ素子１１６へのアドレスＭＡ４〜１１（１
１５）として出力され、メモリ読み出し時には同様にＢ
側のアドレス信号ＡＤ７〜７（１０５）が選択出力され
る。１１４はセレクタである。セレクタ１１４はＣＰｔ
１Ｚ ｏ ｏのメモリ書込み時にはアドレス信号ＡＤ〜
ｓ （１ｏｅ）が出力され、メモリ読み出し時は後述す
るカウンタ１０８のカウント出力、ＣＮＴθ〜３（１０
７）がメモリ素子１１６ペのアドレスＭＡ１７〜３（１
２０）として選択される。
１０１３は同期式カウンタである。カウンタ１１８はＣ
ＰＵ１００のクロック信号（ライン１０９）に同期して
、カウントアツプされる。またカラ５ンタ１０８の汐リ
ア端子（ＧＬＲ）にはＣＰＵ１ｏｏが出力する入出力読
み出し信号ＩｏＲＤ（ライン１１０）と入出力書込み信
号Ｉ ＯＷＲ（ライン１１１）をナンドダート１１２で
反転後輪連相（ＯＲ）された信号（ライン１１７）が接
続されている。
ＰＵ１００のクロック信号（ライン１０９）に同期して
、カウントアツプされる。またカラ５ンタ１０８の汐リ
ア端子（ＧＬＲ）にはＣＰＵ１ｏｏが出力する入出力読
み出し信号ＩｏＲＤ（ライン１１０）と入出力書込み信
号Ｉ ＯＷＲ（ライン１１１）をナンドダート１１２で
反転後輪連相（ＯＲ）された信号（ライン１１７）が接
続されている。
メモリ素子１１６の出力信号（ライン１８）はナンドｆ
ｆ−ト１１９でライン１１７を伝播する信号（Ｔ″ｃ５
ＲＮ）と否定論理積条件がとられ、ＷＡＩＴ信号（ライ
ン１０１）となる、ＣＰＵ１００はこのＷＡＩＴ信号が
ＬＯＷレベルになった時、ＷＡＩＴ動作を実行する。即
ち、ＣＰＵクロック（ライン１０９）の立ち下りでνＶ
ＡＩＴ信号（ライン１０１）をサンプリングし、Ｌｆｆ
１ｗレベルならウェイトサイクルを１周期分（ＩＴ）だ
け追加する。この動作の詳細はパーソナルコンビｒりに
て標準的に使用されている米国インテル社の１６ビツト
マイクログロセツナ１８０ Ｊ ６ ／ ８０ ｇ Ｂ
のウェイト動作と同様であるので詳細な説明は省略する
。
ｆ−ト１１９でライン１１７を伝播する信号（Ｔ″ｃ５
ＲＮ）と否定論理積条件がとられ、ＷＡＩＴ信号（ライ
ン１０１）となる、ＣＰＵ１００はこのＷＡＩＴ信号が
ＬＯＷレベルになった時、ＷＡＩＴ動作を実行する。即
ち、ＣＰＵクロック（ライン１０９）の立ち下りでνＶ
ＡＩＴ信号（ライン１０１）をサンプリングし、Ｌｆｆ
１ｗレベルならウェイトサイクルを１周期分（ＩＴ）だ
け追加する。この動作の詳細はパーソナルコンビｒりに
て標準的に使用されている米国インテル社の１６ビツト
マイクログロセツナ１８０ Ｊ ６ ／ ８０ ｇ Ｂ
のウェイト動作と同様であるので詳細な説明は省略する
。
第２図、％３図は本発明実施例の動作を説明するために
引用した図であり、それぞれタイミングチャート、メモ
リ内容を示す。図中、第１図と同一番号・記号が付され
であるものは第１図のそれと同じものとする。また、Ｔ
σＲＤ信号（ライン１１０）、Ｉ’ＯＷＲ信号（ライン
１１１）アドレス信号（ライン１０４，１０６）は拡張
スロットに接続されたオプション入出力デバイス（図示
せず）に出力されているものとする。
引用した図であり、それぞれタイミングチャート、メモ
リ内容を示す。図中、第１図と同一番号・記号が付され
であるものは第１図のそれと同じものとする。また、Ｔ
σＲＤ信号（ライン１１０）、Ｉ’ＯＷＲ信号（ライン
１１１）アドレス信号（ライン１０４，１０６）は拡張
スロットに接続されたオプション入出力デバイス（図示
せず）に出力されているものとする。
以下、本発明実施例について詳細に説明する。
まずＣＰＵ１ｏｏはメモリ１１６にて、各オプション入
出力デバイス毎に必要なウェイトサイクル数をセットせ
る。即ち、ＣＰＵｘｏｏはアドレス信号線１０４，１０
６を更新させて、データ信号線１０３に載せたデータ（
′″１１又は＠０”）を書込み信号（ライン１０２）に
よってメモリ１１６に書込んでいく。第３図に示した例
ではメモリのアドレス（１０００）Ｈから（１００６）
Ｈに書き込まれたデータを示す。
出力デバイス毎に必要なウェイトサイクル数をセットせ
る。即ち、ＣＰＵｘｏｏはアドレス信号線１０４，１０
６を更新させて、データ信号線１０３に載せたデータ（
′″１１又は＠０”）を書込み信号（ライン１０２）に
よってメモリ１１６に書込んでいく。第３図に示した例
ではメモリのアドレス（１０００）Ｈから（１００６）
Ｈに書き込まれたデータを示す。
ＣＰＵ１０ｏがオプション入出力デバイス（１０００）
Ｈに対してリード動作を行った場合のタイミングにつき
第２図に基づいて説明する。ＣＰＵ１００は第２図に示
すマシンサイクルＴ１の前線でオプション入出力デバイ
スのアドレス（１０００） Ｈをアドレス線ＡＤＯ〜７
に出力する。これはメモリ１１６にアドレスＭＡ４〜１
１（ライン１１５）として入力される。ｔ＊、ｃＰｕは
はマンマシンクロックＴ２の前線で工ｏＲｐ信号（ライ
ン１１０）をオプション入出力デバイスに出力するが、
これは同時にナンドダート１１２を介してカウンタ１０
８のクリア端子に供給されているのでｘ’ＯＲＥがＬ’
ＧＷレベルに々るとカウンタ１０Ｂのクリアイ１号（ラ
イン１１７〕が＠ＨＩＧＨ”レベルになりカウンタ１０
＆はクロック（ライン１０９）の立ち上りに同期してカ
ウントアツプ動作を開始する。カウントアツプの結果、
出力ＣＮＴＯ〜３（ライン１０７）はセレクタ１１４を
介してメモリ１１６にアドレスＭＡＯ〜３（１２０）と
して入力される。第２図に示した例ではメモリのアドレ
ス（１０００）Ｈから（１００４）Ｈが１１口次読み出
される。アドレス（１０００）Ｈ〜（１００２）Ｈは＠
１＃が記憶されている為、メモリ素子１１６のデータ出
力ＣＤ’１０ＵＴ）（ライン１１８）は“１”になり、
ライン１１７を伝播する信号とナンドダート１１９で否
定論理積のとられた結果、ＣＰＵ１００に対してＷＡＩ
Ｔ信号（ライン１０１）がＬσＷレベルになる。ＣＰＵ
１００はこれをクロック（ライン１０９）の立ち下りで
サンプリングし、Ｌ’ｉＱＷレベルなら次のクロックサ
イクルをＴＷ（ウェイトサイクル）として、工σＲＤ信
号が切れるのを引き延ばす。カウンタ１０Ｂ出力ＣＮＴ
Ｏ〜３が３”になるとメモリアドレス（１００３）Ｈ
の内容”０″がｎ’ＵｕＴ（ＩＪ ｇ ）として出力さ
れるため、ＷＡＩＴ（−フィンＪＯＪ）１．！”ＨＩＧ
Ｈ’レベルになる。これれによりＣＰＵ１００は次のク
ロックサイクル（Ｔ、）の後縁でＩ℃ＲＤ信号を”ＨＩ
ＧＨ”レベルに戻す。
Ｈに対してリード動作を行った場合のタイミングにつき
第２図に基づいて説明する。ＣＰＵ１００は第２図に示
すマシンサイクルＴ１の前線でオプション入出力デバイ
スのアドレス（１０００） Ｈをアドレス線ＡＤＯ〜７
に出力する。これはメモリ１１６にアドレスＭＡ４〜１
１（ライン１１５）として入力される。ｔ＊、ｃＰｕは
はマンマシンクロックＴ２の前線で工ｏＲｐ信号（ライ
ン１１０）をオプション入出力デバイスに出力するが、
これは同時にナンドダート１１２を介してカウンタ１０
８のクリア端子に供給されているのでｘ’ＯＲＥがＬ’
ＧＷレベルに々るとカウンタ１０Ｂのクリアイ１号（ラ
イン１１７〕が＠ＨＩＧＨ”レベルになりカウンタ１０
＆はクロック（ライン１０９）の立ち上りに同期してカ
ウントアツプ動作を開始する。カウントアツプの結果、
出力ＣＮＴＯ〜３（ライン１０７）はセレクタ１１４を
介してメモリ１１６にアドレスＭＡＯ〜３（１２０）と
して入力される。第２図に示した例ではメモリのアドレ
ス（１０００）Ｈから（１００４）Ｈが１１口次読み出
される。アドレス（１０００）Ｈ〜（１００２）Ｈは＠
１＃が記憶されている為、メモリ素子１１６のデータ出
力ＣＤ’１０ＵＴ）（ライン１１８）は“１”になり、
ライン１１７を伝播する信号とナンドダート１１９で否
定論理積のとられた結果、ＣＰＵ１００に対してＷＡＩ
Ｔ信号（ライン１０１）がＬσＷレベルになる。ＣＰＵ
１００はこれをクロック（ライン１０９）の立ち下りで
サンプリングし、Ｌ’ｉＱＷレベルなら次のクロックサ
イクルをＴＷ（ウェイトサイクル）として、工σＲＤ信
号が切れるのを引き延ばす。カウンタ１０Ｂ出力ＣＮＴ
Ｏ〜３が３”になるとメモリアドレス（１００３）Ｈ
の内容”０″がｎ’ＵｕＴ（ＩＪ ｇ ）として出力さ
れるため、ＷＡＩＴ（−フィンＪＯＪ）１．！”ＨＩＧ
Ｈ’レベルになる。これれによりＣＰＵ１００は次のク
ロックサイクル（Ｔ、）の後縁でＩ℃ＲＤ信号を”ＨＩ
ＧＨ”レベルに戻す。
以上の説明で明らかな様にオプション入出力デバイス、
即ち入出力アドレス（１０００）Ｈのウェイト数はメモ
リ素子１１６の（１ｏｏｏ）Ｈ番地から記憶されている
値＠１”によって制御される。
即ち入出力アドレス（１０００）Ｈのウェイト数はメモ
リ素子１１６の（１ｏｏｏ）Ｈ番地から記憶されている
値＠１”によって制御される。
尚、本発明にて使用されるメモリとしては一般のＳ Ｒ
ＡＭ （スタテックＲＡＭ）でも良いが、Ｅ”ＰＲ？１
５Ｍ又はバッテリバックアップされｔ６：Ｍｔ５Ｓメモ
リ等の不揮性メモリを用いたほうがシステムの運用上好
ましい。又、本発明実施例ではオプション入出力デバイ
スの制御に関してのみ述べたが、同様な手法でメモリの
ウェイト数の制御にも応用可能である。
ＡＭ （スタテックＲＡＭ）でも良いが、Ｅ”ＰＲ？１
５Ｍ又はバッテリバックアップされｔ６：Ｍｔ５Ｓメモ
リ等の不揮性メモリを用いたほうがシステムの運用上好
ましい。又、本発明実施例ではオプション入出力デバイ
スの制御に関してのみ述べたが、同様な手法でメモリの
ウェイト数の制御にも応用可能である。
以上説明の様に、オプション入出力デバイスの入出力ア
ドレスはあらかじめオプション入出力デバイスの種類に
よって定められているため、本発明方式によって、オプ
ション入出力デバイスの種類に応じたウェイト数を設定
できる。これにより以下に列挙する効果が生じる。
ドレスはあらかじめオプション入出力デバイスの種類に
よって定められているため、本発明方式によって、オプ
ション入出力デバイスの種類に応じたウェイト数を設定
できる。これにより以下に列挙する効果が生じる。
（１） オグシ胃ン側にウェイト制御回路が不要にな
り、コストダウン省スペースがはかれる。
り、コストダウン省スペースがはかれる。
（２１ＣＰＵの種類、クロック速度等に応じて任意のウ
ェイト数をセット可能であり、従ってオプションの共通
化がはかれる。
ェイト数をセット可能であり、従ってオプションの共通
化がはかれる。
第１図は本発明の実施例を示すブロック図、第２図、第
３図は本発明実施例の動作を説明するために引用した図
であり、それぞれ動作タイミングチヤード、メモリ内容
をマツ！上に展開して示したものである。 １００−ＣＰＵ、１０６−・・メモリ素子、１０ｇ・・
・カクンタ、１１２，１１９・・・ナンドｙ−ト、１１
３．１１４…セレクタ。
３図は本発明実施例の動作を説明するために引用した図
であり、それぞれ動作タイミングチヤード、メモリ内容
をマツ！上に展開して示したものである。 １００−ＣＰＵ、１０６−・・メモリ素子、１０ｇ・・
・カクンタ、１１２，１１９・・・ナンドｙ−ト、１１
３．１１４…セレクタ。
Claims (1)
- 接続されるオプション入出力デバイス毎割付けられる入
出力アドレスに応じたＷＡＩＴ数がデータとしてセット
されるメモリと、入出力アクセスの際、上記メモリを参
照してＷＡＩＴ数データを得、必要幅のＷＡＩＴ信号を
生成してＣＰＵへ供給するタイミング信号生成回路とを
具備し、オプション入出力デバイスのＷＡＩＴ制御をＣ
ＰＵ本体にて行なうことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26199386A JPS63116262A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26199386A JPS63116262A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63116262A true JPS63116262A (ja) | 1988-05-20 |
Family
ID=17369518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26199386A Pending JPS63116262A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116262A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108142A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | プロセッサアクセスウェイト制御回路 |
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| JPH0512202A (ja) * | 1991-06-28 | 1993-01-22 | Mita Ind Co Ltd | データ処理装置のｄｔａｃｋ信号発生装置 |
| JPH08272738A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | マイクロプロセッサシステムにおけるリカバリータイム補償方式 |
-
1986
- 1986-11-05 JP JP26199386A patent/JPS63116262A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
| JPH02108142A (ja) * | 1988-10-17 | 1990-04-20 | Fujitsu Ltd | プロセッサアクセスウェイト制御回路 |
| JPH02247762A (ja) * | 1989-03-22 | 1990-10-03 | Nec Corp | Ｉ／ｏコマンド出力制御方式 |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| JPH0512202A (ja) * | 1991-06-28 | 1993-01-22 | Mita Ind Co Ltd | データ処理装置のｄｔａｃｋ信号発生装置 |
| JPH08272738A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | マイクロプロセッサシステムにおけるリカバリータイム補償方式 |
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