JPS6134791A - メモリリフレツシユ制御方式 - Google Patents
メモリリフレツシユ制御方式Info
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- JPS6134791A JPS6134791A JP15447584A JP15447584A JPS6134791A JP S6134791 A JPS6134791 A JP S6134791A JP 15447584 A JP15447584 A JP 15447584A JP 15447584 A JP15447584 A JP 15447584A JP S6134791 A JPS6134791 A JP S6134791A
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- JP
- Japan
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- address
- memory
- refresh
- cpu
- ram
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- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリリフレッシュ制御方式、特にダイナミッ
クメモリ等をリフレッシュするために費やされる時間を
見かけ上無くするように構成したメモリリフレッシュ制
御方式に関するものである。
クメモリ等をリフレッシュするために費やされる時間を
見かけ上無くするように構成したメモリリフレッシュ制
御方式に関するものである。
〔従来の技術と発明が解決しようとする問題点〕ダイナ
ミックメモリ （以下Ｄ−ＲＡＭという）は、その性質
上記憶された内容を保持するために所定時間毎、例えば
２ｍｓ毎にメモリをアクセスするいわゆるリフレッシュ
を行う必要がある。
ミックメモリ （以下Ｄ−ＲＡＭという）は、その性質
上記憶された内容を保持するために所定時間毎、例えば
２ｍｓ毎にメモリをアクセスするいわゆるリフレッシュ
を行う必要がある。
従来、リフレ・／シュは、ＣＰＵが自身の内部処理を行
っている間にＤ−ＲＡＭの下位アドレス、例えばアドレ
スＡ０ないしＡｈ、あるいは八〇ないしＡ、を順次循環
する形でアドレスバスに送出し、Ｄ−ＲＡＭの内容を読
み出して書き込むこと等により行っていた。該メモリフ
し・ソシュを行うに当たって、ＣＰＵが内部処理を行っ
ている状態を常時知る必要があり、例えばマルチＣＰＵ
等の場合には相互の関係が繁雑化し制御し難いものとな
ってしまうという問題点があった。また、パイプライン
処理等を採用した場合等、ＣＰＵから見た場合にメモリ
に接続されているアドレスに空き時間が無い場合、ある
いは空き時間があっても極めて少ない場合には、リフレ
ッシュを行うことが困難となってしまうという問題点が
あった。更に、外部にリフレッシュを行う専用のアドレ
ス発生回路を設けて所定時間毎に強制的にアドレスバス
あるいはＤ−ＲＡＭのアドレス端子に例えばアドレスＡ
。ないしＡ、を順次循環する形で送出してリフレッシュ
を行う方式もあるが、リフレッシュしている間はＩ）−
ＲＡＭをメモリとして有効に使用することが出来ないと
共に回路が繁雑化してコストが上昇してしまうという問
題点があった。
っている間にＤ−ＲＡＭの下位アドレス、例えばアドレ
スＡ０ないしＡｈ、あるいは八〇ないしＡ、を順次循環
する形でアドレスバスに送出し、Ｄ−ＲＡＭの内容を読
み出して書き込むこと等により行っていた。該メモリフ
し・ソシュを行うに当たって、ＣＰＵが内部処理を行っ
ている状態を常時知る必要があり、例えばマルチＣＰＵ
等の場合には相互の関係が繁雑化し制御し難いものとな
ってしまうという問題点があった。また、パイプライン
処理等を採用した場合等、ＣＰＵから見た場合にメモリ
に接続されているアドレスに空き時間が無い場合、ある
いは空き時間があっても極めて少ない場合には、リフレ
ッシュを行うことが困難となってしまうという問題点が
あった。更に、外部にリフレッシュを行う専用のアドレ
ス発生回路を設けて所定時間毎に強制的にアドレスバス
あるいはＤ−ＲＡＭのアドレス端子に例えばアドレスＡ
。ないしＡ、を順次循環する形で送出してリフレッシュ
を行う方式もあるが、リフレッシュしている間はＩ）−
ＲＡＭをメモリとして有効に使用することが出来ないと
共に回路が繁雑化してコストが上昇してしまうという問
題点があった。
本発明は、゛前記問題点を解決するために、特定のアド
レス領域に配置されているメモリをアクセスしている間
に他のアドレス領域に配置されているメモリを強制的に
リフレッシュする構成を採用することにより、リフレッ
シュのために費される時間を見かけ上無くしている。そ
のため、本発明のメモリリフレッシュ制御方式は、メモ
リを所定時間毎にリフレッシュするメモリリフレッシュ
制御方式において、アドレスバスの特定のアドレス範囲
にリフレッシュ用のアドレスを順次送出することによっ
てリフレッシュするように構成したリフレッシュメモリ
と、ＣＰＩＪに接続されたＣＰＩＪアドレスバスの特定
のアドレス範囲を用いてアクセスするように構成したメ
モリと、該メモリをＣＰＵがアクセスしている間に前記
リフレッシュメモリに接続された前記アドレスバスにリ
フレッシュ用のアドレスを送出するリフレッシュ制御回
路とを備え、前記ＣＰＵが前記メモリをアクセスしてい
る間に前記リフレッシュメモリをリフレッシュすると共
に、前記ＣＰＵが前記リフレッシュメモリをアクセスす
る場合には前記リフレッシュ制御回路がＣＰＵアドレス
バスに送出されたアドレスを前記アドレスバスに送出す
ることを特徴としている。
レス領域に配置されているメモリをアクセスしている間
に他のアドレス領域に配置されているメモリを強制的に
リフレッシュする構成を採用することにより、リフレッ
シュのために費される時間を見かけ上無くしている。そ
のため、本発明のメモリリフレッシュ制御方式は、メモ
リを所定時間毎にリフレッシュするメモリリフレッシュ
制御方式において、アドレスバスの特定のアドレス範囲
にリフレッシュ用のアドレスを順次送出することによっ
てリフレッシュするように構成したリフレッシュメモリ
と、ＣＰＩＪに接続されたＣＰＩＪアドレスバスの特定
のアドレス範囲を用いてアクセスするように構成したメ
モリと、該メモリをＣＰＵがアクセスしている間に前記
リフレッシュメモリに接続された前記アドレスバスにリ
フレッシュ用のアドレスを送出するリフレッシュ制御回
路とを備え、前記ＣＰＵが前記メモリをアクセスしてい
る間に前記リフレッシュメモリをリフレッシュすると共
に、前記ＣＰＵが前記リフレッシュメモリをアクセスす
る場合には前記リフレッシュ制御回路がＣＰＵアドレス
バスに送出されたアドレスを前記アドレスバスに送出す
ることを特徴としている。
（実施例〕
以下図面を参照しつつ本発明の実施例を詳細に説明する
。
。
第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成を用いた全体構成図、第３図は第
１図図示本発明の１実施例構成の動作を説明する動作説
明図を示す。
本発明の１実施例構成を用いた全体構成図、第３図は第
１図図示本発明の１実施例構成の動作を説明する動作説
明図を示す。
図中、１はリフレッシュ制御回路、１−１．１−３．７
−１はマルチプレクサ、１−２．７−３はデコーダ、１
−４．７−５はタイミング発生器、１−５はディレィ、
１−６はバイナリカウンタ、２はＣＰＵ、３はＲＯＭ、
４−１ないし４−ｎはＤ−ＲＡＭ（１１ないしＤ−ＲＡ
Ｍ（ｎ） 、５−１はタイマ、５−２はＩｌｏ、６−１
はディスプレイ、６−２はキーボード、６−３はプリン
タ、７−２はＤ−ＲＡＭ、７−４．７−６はバッファ、
７−７はプルアップ抵抗を表す。
−１はマルチプレクサ、１−２．７−３はデコーダ、１
−４．７−５はタイミング発生器、１−５はディレィ、
１−６はバイナリカウンタ、２はＣＰＵ、３はＲＯＭ、
４−１ないし４−ｎはＤ−ＲＡＭ（１１ないしＤ−ＲＡ
Ｍ（ｎ） 、５−１はタイマ、５−２はＩｌｏ、６−１
はディスプレイ、６−２はキーボード、６−３はプリン
タ、７−２はＤ−ＲＡＭ、７−４．７−６はバッファ、
７−７はプルアップ抵抗を表す。
第２図および第３図を用いて本発明の動作の概略を説明
した後、第１図図示構成を詳細に説明する。
した後、第１図図示構成を詳細に説明する。
第２図において、図中リフレッシュ制御回路１はｃｐｕ
（中央処理装置）２がＲＯＭ（読み出し専用メモリ）
３からプログラム等を読み出している間に、ＣＰＵ２の
動作に同期する形でリフレッシュするための例えば下位
アドレスを循環する形で図示Ｄ−ＲＡＭ（１１４−１な
いしＤ −ＲＡ Ｍ （ｎ）４−ｎに強制的に送出する
ためのものである。換言すれば、ＣＰＵ２がＲＯＭ３か
らプログラムを１つ読み出している間に、該読み出しに
同期する形でリフレッシュするための１つの下位アドレ
スをＤ−ＲＡＭ（１１４−１ないしＤ−ＲＡＭ（ｎ）
４−ｎに送出していることである。この際、強制的に
順次送出する下位アドレスは、必ずしも連続した形でな
くてもよく、所定周期例えば少なくとも２ｍｓ毎に下位
アドレスＡ０ないしＡ７を一巡する形であればよい。従
って、強制的に順次送出する下位アドレスとしては、後
述するカウンタを用いて順次インクレメントする形で発
生させたアドレスＡ０ないしＡ、を用いてもよいし、あ
るいはＣＰＵ２がＲＯＭ３をアクセスする下位アドレス
が所定周期内（２ＩＩＩＳ内）にアドレスＡｏないしＡ
、を−巡する形で生成するようにプログラム（以下リフ
レッシュ用プログラムという）した場合には、当該ＲＯ
Ｍ３をアクセスした下位アドレスを直接に用いてもよい
。
（中央処理装置）２がＲＯＭ（読み出し専用メモリ）
３からプログラム等を読み出している間に、ＣＰＵ２の
動作に同期する形でリフレッシュするための例えば下位
アドレスを循環する形で図示Ｄ−ＲＡＭ（１１４−１な
いしＤ −ＲＡ Ｍ （ｎ）４−ｎに強制的に送出する
ためのものである。換言すれば、ＣＰＵ２がＲＯＭ３か
らプログラムを１つ読み出している間に、該読み出しに
同期する形でリフレッシュするための１つの下位アドレ
スをＤ−ＲＡＭ（１１４−１ないしＤ−ＲＡＭ（ｎ）
４−ｎに送出していることである。この際、強制的に
順次送出する下位アドレスは、必ずしも連続した形でな
くてもよく、所定周期例えば少なくとも２ｍｓ毎に下位
アドレスＡ０ないしＡ７を一巡する形であればよい。従
って、強制的に順次送出する下位アドレスとしては、後
述するカウンタを用いて順次インクレメントする形で発
生させたアドレスＡ０ないしＡ、を用いてもよいし、あ
るいはＣＰＵ２がＲＯＭ３をアクセスする下位アドレス
が所定周期内（２ＩＩＩＳ内）にアドレスＡｏないしＡ
、を−巡する形で生成するようにプログラム（以下リフ
レッシュ用プログラムという）した場合には、当該ＲＯ
Ｍ３をアクセスした下位アドレスを直接に用いてもよい
。
尚、第２図図中タイマ５−１は前記リフレッシュ用プロ
グラムを起動するための割り込み等を行うためのもので
ある。図中ディスプレイ６−１は処理中の内容等を表示
するためのものであり、キーボード６−２は文字等を入
力したりするためのものであり、プリンタ６−３は処理
した結果等を印刷するためのものである。これらの端末
装置は図示ｌ１０（入出力制御装置）５−２によって制
御される。
グラムを起動するための割り込み等を行うためのもので
ある。図中ディスプレイ６−１は処理中の内容等を表示
するためのものであり、キーボード６−２は文字等を入
力したりするためのものであり、プリンタ６−３は処理
した結果等を印刷するためのものである。これらの端末
装置は図示ｌ１０（入出力制御装置）５−２によって制
御される。
第３図は第２図図示Ｄ−ＲＡＩＶＨ１＋４−１ないしＤ
−ＲＡＭ（ｎ）４−ｎをリフレッシュする概念を説明す
るためのものである。ここでは説明のために、Ｄ−ＲＡ
Ｍ＋１１４−１ないしＤ−ＲＡＭ（ｎ）４−ｎが夫々６
４にワード（１６ビツト）からなる１６ブロツクによっ
て構成された１Ｍワードの場合について、記述しである
。即ち、全Ｄ−ＲＡＭをリフレッシュするための下位ア
ドレス八〇ないしＡｌ （十進法でアドレスＯないし
２５５）、各Ｄ−ＲＡＭｔｌ１４−１ないしＤ−ＲＡＭ
（ｎ） ４−ｎのアドレスＡ、ないしＡｌｓをアクセ
スするためのアドレス、および各Ｄ−ＲＡＭ＋１１４−
１ないしＤ−ＲＡＭ（ｎ）４−ｎを選択するためのチッ
プセレクトＣ３ＯないしＣ３Ｉ５（Ａｌ６ないしＡｌ９
）が記述しである。
−ＲＡＭ（ｎ）４−ｎをリフレッシュする概念を説明す
るためのものである。ここでは説明のために、Ｄ−ＲＡ
Ｍ＋１１４−１ないしＤ−ＲＡＭ（ｎ）４−ｎが夫々６
４にワード（１６ビツト）からなる１６ブロツクによっ
て構成された１Ｍワードの場合について、記述しである
。即ち、全Ｄ−ＲＡＭをリフレッシュするための下位ア
ドレス八〇ないしＡｌ （十進法でアドレスＯないし
２５５）、各Ｄ−ＲＡＭｔｌ１４−１ないしＤ−ＲＡＭ
（ｎ） ４−ｎのアドレスＡ、ないしＡｌｓをアクセ
スするためのアドレス、および各Ｄ−ＲＡＭ＋１１４−
１ないしＤ−ＲＡＭ（ｎ）４−ｎを選択するためのチッ
プセレクトＣ３ＯないしＣ３Ｉ５（Ａｌ６ないしＡｌ９
）が記述しである。
８Ｎ構成の１ＭワードのＤ−ＲＡＭをリフレ・ノシュす
るには、前述した如く下位アドレスＡ０ないしＡ、を所
定時間毎、例えば２ｍｓ毎に少なくとも１回アクセスす
ればよい。
るには、前述した如く下位アドレスＡ０ないしＡ、を所
定時間毎、例えば２ｍｓ毎に少なくとも１回アクセスす
ればよい。
次に、第１図図中リフレッシュ制御回路１は、左側にＣ
ＰＵ２との間のＣＰＵアドレスバスが接続されており、
右側にＤ−ＲＡＭｆｘ１４−１ないしＤ−ＲＡＭ（ｎ）
４−ｎおよび各種端末装置等との間のアドレスバスが接
続されている。以下場合分けして説明する。
ＰＵ２との間のＣＰＵアドレスバスが接続されており、
右側にＤ−ＲＡＭｆｘ１４−１ないしＤ−ＲＡＭ（ｎ）
４−ｎおよび各種端末装置等との間のアドレスバスが接
続されている。以下場合分けして説明する。
第１に、ＣＰＵ２がＤ−ＲＡＭ（１）４−１ないしＤ−
ＲＡＭ（ｎ）４−ｎをアクセスする場合には、ＣＰＵア
ドレスバスに送出されたアドレスはマルチプレクサ１−
１を介してそのままの形でアドレスバスに送出され、各
Ｄ−ＲＡＭ１１１４−１等に供給される。これは、通常
のアドレスバス制御と何等変わるところはない。
ＲＡＭ（ｎ）４−ｎをアクセスする場合には、ＣＰＵア
ドレスバスに送出されたアドレスはマルチプレクサ１−
１を介してそのままの形でアドレスバスに送出され、各
Ｄ−ＲＡＭ１１１４−１等に供給される。これは、通常
のアドレスバス制御と何等変わるところはない。
第２に、ＣＰＵ２が第２図図示ＲＯＭ３をアクセスして
いる間に、リフレッシュ制御回路１内のバイナリカウン
タ１−６によって生成したリフレッシュするためのアド
レス例えば下位アドレスＡ。ないしＡ、をＤ−ＲＡＭ（
１）４−１ないしＩ）−ＲＡＭ（ｎ）４−ｎに順次送出
する場合には、当該パイナリカウ〉′夕１−６によって
生成された下位アドレスＡ０ないしＡｌはマルチプレク
サ１−３およびマルチプレクサ１−１を介してアドレス
バスに順次ＣＰＵ２の動作に同期した形で送出される。
いる間に、リフレッシュ制御回路１内のバイナリカウン
タ１−６によって生成したリフレッシュするためのアド
レス例えば下位アドレスＡ。ないしＡ、をＤ−ＲＡＭ（
１）４−１ないしＩ）−ＲＡＭ（ｎ）４−ｎに順次送出
する場合には、当該パイナリカウ〉′夕１−６によって
生成された下位アドレスＡ０ないしＡｌはマルチプレク
サ１−３およびマルチプレクサ１−１を介してアドレス
バスに順次ＣＰＵ２の動作に同期した形で送出される。
この際、ＣＰＵ２がＲＯＭ３をＣＰＵアドレスバスを介
してアクセスしたことは、ＲＯＭ３をアクセスするアド
レスが前もって判っているので、デコーダ１−２がＣＰ
ｔＪアドレスバスに送出された当８亥アドレスをデコー
ドすることによって検出することができる。該検出情報
をマルチプレクサ１−３に通知することにより、前述し
た如くバイナリカウンタ１−６によって生成された下位
アドレスＡ０ないしＡｌがマルチプレクサ１−３を介し
てマルチプレクサ１−１に入力される。そして、前記検
出情報をタイミング発生器１−４に通知することにより
、生成されたタイミング信号に基づいてマルチプレクサ
１−１からアドレスバスに下位アドレスＡ。ないしＡｌ
が送出される。尚、制御線を介してタイミング発生器１
−４に入力される制御信号としては、例えばＲ／Ｗ信号
等であればよく、当該Ｒ／Ｗ信号に追従する形で前述し
たリフレッシュするための下位アドレス八〇ないしＡ、
がアドレスバスに送出される。また、図中ディレィ１−
５は当該下位アドレスＡ０ないしＡｌをアドレスバスに
送出してＤ−ＲＡＭをリフレッシュしている間、バイナ
リカウンタ１−６から出力されるアドレス値が変化しな
いように保持するためのものである。
してアクセスしたことは、ＲＯＭ３をアクセスするアド
レスが前もって判っているので、デコーダ１−２がＣＰ
ｔＪアドレスバスに送出された当８亥アドレスをデコー
ドすることによって検出することができる。該検出情報
をマルチプレクサ１−３に通知することにより、前述し
た如くバイナリカウンタ１−６によって生成された下位
アドレスＡ０ないしＡｌがマルチプレクサ１−３を介し
てマルチプレクサ１−１に入力される。そして、前記検
出情報をタイミング発生器１−４に通知することにより
、生成されたタイミング信号に基づいてマルチプレクサ
１−１からアドレスバスに下位アドレスＡ。ないしＡｌ
が送出される。尚、制御線を介してタイミング発生器１
−４に入力される制御信号としては、例えばＲ／Ｗ信号
等であればよく、当該Ｒ／Ｗ信号に追従する形で前述し
たリフレッシュするための下位アドレス八〇ないしＡ、
がアドレスバスに送出される。また、図中ディレィ１−
５は当該下位アドレスＡ０ないしＡｌをアドレスバスに
送出してＤ−ＲＡＭをリフレッシュしている間、バイナ
リカウンタ１−６から出力されるアドレス値が変化しな
いように保持するためのものである。
第３に、ＣＰＵ２が第２図図示ＲＯＭ３をアクセスして
いる間に、当該ＲＯＭ３をアクセスしたアドレスを用い
てリフレッシュするために例えば下位アドレスＡ０ない
しＡ７をＤ−ＲＡＭ（１）４−１ないしＤ−ＲＡＭ（ｎ
）４−ｎに順次送出する場合には、当該ＣＰＵアドレス
バス中の下位アドレスＡ０ないしＡ７はマルチプレクサ
１−３およびマルチプレクサ１−１を介してアドレスバ
スに送出される。これは、Ｄ−ＲＡＭ（１１４−１ない
しＤＲＡ Ｍ （ｎ） ４−ｎをリフレッシュするア
ドレスとしてＲＯＭ３をアクセスしたアドレスを用いる
ことを意味している。従って、ＲＯＭ３をアクセスする
下位アドレスＡ０ないしＡ７が所定周期（２ｍｓ）毎に
少なくとも１回全てのアドレスについてアクセスされる
ようにプログラムが構成されている場合に適用できるも
のである。該構成を採用するに適したプログラムとして
は、所定周期毎（２ｍｓ毎）にタイマ５−１からの割り
込みによって駆動されるもの、例えば図示ディスプレイ
６−１、キーボード６−２およびプリンタ６−３の状態
を周期的に走査する一サブルーチンがある。該サブルー
チンを（、Ｐ Ｕ ２がＲＯＭ３から読み出して実行す
るに際して、所定周期毎に必ず下位アドレスＡ。ないし
Ａ７をアクセス（２５６回のアクセス）するように構築
すればよい。
いる間に、当該ＲＯＭ３をアクセスしたアドレスを用い
てリフレッシュするために例えば下位アドレスＡ０ない
しＡ７をＤ−ＲＡＭ（１）４−１ないしＤ−ＲＡＭ（ｎ
）４−ｎに順次送出する場合には、当該ＣＰＵアドレス
バス中の下位アドレスＡ０ないしＡ７はマルチプレクサ
１−３およびマルチプレクサ１−１を介してアドレスバ
スに送出される。これは、Ｄ−ＲＡＭ（１１４−１ない
しＤＲＡ Ｍ （ｎ） ４−ｎをリフレッシュするア
ドレスとしてＲＯＭ３をアクセスしたアドレスを用いる
ことを意味している。従って、ＲＯＭ３をアクセスする
下位アドレスＡ０ないしＡ７が所定周期（２ｍｓ）毎に
少なくとも１回全てのアドレスについてアクセスされる
ようにプログラムが構成されている場合に適用できるも
のである。該構成を採用するに適したプログラムとして
は、所定周期毎（２ｍｓ毎）にタイマ５−１からの割り
込みによって駆動されるもの、例えば図示ディスプレイ
６−１、キーボード６−２およびプリンタ６−３の状態
を周期的に走査する一サブルーチンがある。該サブルー
チンを（、Ｐ Ｕ ２がＲＯＭ３から読み出して実行す
るに際して、所定周期毎に必ず下位アドレスＡ。ないし
Ａ７をアクセス（２５６回のアクセス）するように構築
すればよい。
次に、リフレッシュするための下位アドレスＡ。ないし
Ａ７を用いてＤ−ＲＡＭ（１１４−１ないしＤ−−ＲＡ
Ｍ（ｎ）４−ｎがリフレッシュされる構成および動作を
、Ｄ−ＲＡＭ（ｎ）４−ｎを用いて説明する。
Ａ７を用いてＤ−ＲＡＭ（１１４−１ないしＤ−−ＲＡ
Ｍ（ｎ）４−ｎがリフレッシュされる構成および動作を
、Ｄ−ＲＡＭ（ｎ）４−ｎを用いて説明する。
前記リフレッシュ制御回路１に接続されたアドレスバス
を介して通知を受けた前述したリフレッシュするための
下位アドレスＡ０ないしＡ７は、第１図図中Ｄ−ＲＡＭ
（ｎ）４−ｎ内のマルチプレクサ７−１を介してＤ−Ｒ
ＡＭ （例えば６４に×１ビットの素子を１６個用いた
もの）７−２に入力される。一方、アドレスバスを介し
てデコーダ７−３に入力されたアドレスによっては、当
該Ｄ−ＲＡＭ（ｎ）４ ｎはチップセレクトされるこ
とはないから、バッファ７−４およびバッファ７−６は
開放状態にある。このため、当該バッファ７−６の出力
端からＤ−ＲＡＭ７−２（７）Ｒ／Ｗ端子に入力される
信号は図示プルアップ抵抗７−７によってＨレヘル状態
、即ちリード状態に保持される。更にＤ−ＲＡＭ７−２
から読み出されたデータはバッファ７−４が開放状態に
あるので外部のデータバスに送出されることはない。
を介して通知を受けた前述したリフレッシュするための
下位アドレスＡ０ないしＡ７は、第１図図中Ｄ−ＲＡＭ
（ｎ）４−ｎ内のマルチプレクサ７−１を介してＤ−Ｒ
ＡＭ （例えば６４に×１ビットの素子を１６個用いた
もの）７−２に入力される。一方、アドレスバスを介し
てデコーダ７−３に入力されたアドレスによっては、当
該Ｄ−ＲＡＭ（ｎ）４ ｎはチップセレクトされるこ
とはないから、バッファ７−４およびバッファ７−６は
開放状態にある。このため、当該バッファ７−６の出力
端からＤ−ＲＡＭ７−２（７）Ｒ／Ｗ端子に入力される
信号は図示プルアップ抵抗７−７によってＨレヘル状態
、即ちリード状態に保持される。更にＤ−ＲＡＭ７−２
から読み出されたデータはバッファ７−４が開放状態に
あるので外部のデータバスに送出されることはない。
尚、第１図図中タイミング発生器７−５は、図示制御線
からの信号に基づいてＤ−ＲＡＭ７−２が上位アドレス
ＡＩｌないしＡ １５と下位アドレスＡ。ないしＡ７と
に分割して入力する構成をビン数の削減等のために採用
しているため、当該構成に合致させるように各種制御を
行う信号を発生するためのものである。
からの信号に基づいてＤ−ＲＡＭ７−２が上位アドレス
ＡＩｌないしＡ １５と下位アドレスＡ。ないしＡ７と
に分割して入力する構成をビン数の削減等のために採用
しているため、当該構成に合致させるように各種制御を
行う信号を発生するためのものである。
以上説明した如く、本発明によれば、特定のアドレス領
域に配置されているメモリをアクセスする間に、他のア
ドレス領域のメモリを強制的にリフレッシュする構成を
採用しているため、リフレッシュのために費される時間
を見掛は上無くすることができる。特に、ＣＰＵ２から
のアクセスに同期した形でリフレッシュ用のアドレスを
生成しているため、例えマルチＣＰＵシステムであって
も容易にリフレッシュ制御を行うことができると共に、
パイプライン処理あるいはＤＭＡ転送等を行っている場
合であっても簡単な構成によってリフレッシュを行うこ
とができる。
域に配置されているメモリをアクセスする間に、他のア
ドレス領域のメモリを強制的にリフレッシュする構成を
採用しているため、リフレッシュのために費される時間
を見掛は上無くすることができる。特に、ＣＰＵ２から
のアクセスに同期した形でリフレッシュ用のアドレスを
生成しているため、例えマルチＣＰＵシステムであって
も容易にリフレッシュ制御を行うことができると共に、
パイプライン処理あるいはＤＭＡ転送等を行っている場
合であっても簡単な構成によってリフレッシュを行うこ
とができる。
第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成を用いた全体構成図、第３図は第
１図図示本発明の１実施例構成の動作を説明する動作説
明図を示す。 図中、１はりフレッシュ制御回路、１−１．１−３．７
−１はマルチプレクサ、１−２．７−３はデコーダ、１
−４．７−５はタイミング発生器、１−５はディレィ、
１−６はパイナリカウンク、２はＣＰＵ、３はＲＯＭ、
４−１ないし４−ｎはＤ−ＲＡＭ（１）ないしＤ−ＲＡ
Ｍ（ｎ） 、５−１はタイマ、５−２はＩｌｏ、６−１
はディスプレイ、６−２はキーボード、６−３はプリン
タ、７−２はＤ−ＲＡＭ、７−４．７−６はパ゛ソファ
、７−７はプルアンプ抵抗を表す。
本発明の１実施例構成を用いた全体構成図、第３図は第
１図図示本発明の１実施例構成の動作を説明する動作説
明図を示す。 図中、１はりフレッシュ制御回路、１−１．１−３．７
−１はマルチプレクサ、１−２．７−３はデコーダ、１
−４．７−５はタイミング発生器、１−５はディレィ、
１−６はパイナリカウンク、２はＣＰＵ、３はＲＯＭ、
４−１ないし４−ｎはＤ−ＲＡＭ（１）ないしＤ−ＲＡ
Ｍ（ｎ） 、５−１はタイマ、５−２はＩｌｏ、６−１
はディスプレイ、６−２はキーボード、６−３はプリン
タ、７−２はＤ−ＲＡＭ、７−４．７−６はパ゛ソファ
、７−７はプルアンプ抵抗を表す。
Claims (1)
- メモリを所定時間毎にリフレッシュするメモリリフレ
ッシュ制御方式において、アドレスバスの特定のアドレ
ス範囲にリフレッシュ用のアドレスを順次送出すること
によってリフレッシュするように構成したリフレッシュ
メモリと、ＣＰＵに接続されたＣＰＵアドレスバスの特
定のアドレス範囲を用いてアクセスするように構成した
メモリと、該メモリをＣＰＵがアクセスしている間に前
記リフレッシュメモリに接続された前記アドレスバスに
リフレッシュ用のアドレスを送出するリフレッシュ制御
回路とを備え、前記ＣＰＵが前記メモリをアクセスして
いる間に前記リフレッシュメモリをリフレッシュすると
共に、前記ＣＰＵが前記リフレッシュメモリをアクセス
する場合には前記リフレッシュ制御回路がＣＰＵアドレ
スバスに送出されたアドレスを前記アドレスバスに送出
することを特徴とするメモリリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15447584A JPS6134791A (ja) | 1984-07-25 | 1984-07-25 | メモリリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15447584A JPS6134791A (ja) | 1984-07-25 | 1984-07-25 | メモリリフレツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134791A true JPS6134791A (ja) | 1986-02-19 |
Family
ID=15585061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15447584A Pending JPS6134791A (ja) | 1984-07-25 | 1984-07-25 | メモリリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134791A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623487A (ja) * | 1985-06-28 | 1987-01-09 | Ascii Corp | 記憶装置 |
| JPS63112926A (ja) * | 1986-10-30 | 1988-05-18 | 養命酒製造株式会社 | 死物寄生性茸の菌床栽培法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933695A (ja) * | 1982-08-16 | 1984-02-23 | Hitachi Ltd | 計算機システム |
-
1984
- 1984-07-25 JP JP15447584A patent/JPS6134791A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933695A (ja) * | 1982-08-16 | 1984-02-23 | Hitachi Ltd | 計算機システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623487A (ja) * | 1985-06-28 | 1987-01-09 | Ascii Corp | 記憶装置 |
| JPS63112926A (ja) * | 1986-10-30 | 1988-05-18 | 養命酒製造株式会社 | 死物寄生性茸の菌床栽培法 |
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