JPS623487A

JPS623487A - 記憶装置

Info

Publication number: JPS623487A
Application number: JP60142252A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-06-28
Filing date: 1985-06-28
Publication date: 1987-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、アドレス情報を多重化してアドレス指定する
記憶装置の改良に関する。

［従来の技術］ダイナミックメモリは、その入力ピンの数を減らすため
に、アドレス情報を多重化して入力するようにしている
。

アドレス情報の多重化とは、たとえば、１６ヒツトのア
ドレス情報を必要とするときに、アドレスを２つに分け
て、上位８ビツト（以下「ローアドレス」という）と、
下位８ビツト（以下「カラムアドレス」という）とのＩ
ＩＩＦｉで与えることである。

また、アドレス情報を多重化するには、記憶素子の外部
でタイミング信号を発生させ、このタイミング信号と同
期してアドレス情報を切換え供給する必要がある。この
場合、各回路素子の遅れ時間の最大と最小とを考慮して
タイミング設計をする必要がある。

第５図は、ダイナミックメモリの従来例を示すブロック
図である。

１６ビツトのアドレスは、セレクタ１７によつて、ロー
アドレス（ＭＡ８〜ＭＡ　１５）とカラムアドレス（Ｍ
ＡＯ−ＭＡ７）とに分割される。この分割されたアドレ
スは、ＤＲＡＭ（ダイナミー２りＲＡＭ）１０に送られ
る。なお、アドレス切換信号に応じて、セレクタ１７の
出力アドレスが切換わる。

ここで、カラムアルレスバッファ１３は、ホールドタイ
プ（セットアツプタイムは短くてもよいが、ホールドタ
イムとして長い時間を必要とするタイプ）を使用し、ロ
ーアドレスバッファ１１は、高速のホールドタイプ（セ
ットアツプタイムとホールドタイムとの双方が短くてよ
いタイプ）を使用し、システムとしての高速化の工夫が
成されている。

また、上記ＤＲＡＭＩＯ内のタイミングは、タイミング
ジェネレータ１６が制御している。

第６図は、上記従来例におけるタイミングジェネレータ
１６の一部を一例として示すブロック図である。

前縁微分回路１６ａがローアドレスストローブ信号の前
縁を微分することによってローアドレスパルスを作り、
このローアドレスパルスに基づいて、ローアドレスバッ
ファ１１がローアドレスを取込む、また、前縁微分回路
１６ｂがカラムアドレスストローブ信号の前縁を微分す
ることによってカラムアドレスパルスを作り、このカラ
ムアドレスパルスに基づいて、カラムアドレスバッファ
１３がカラムアドレスを取込む。

第７図は、上記従来例の動作を示すタイミング図である
。

メモリサイクルの開始時に、セレクタ１７はローアドレ
スを出力しており、ローアドレスストローブ信号の立下
りで、ローアドレスパルスが発生し、ローアドレスバッ
ファ１１がそのローアドレスを取込む、この所定時間後
に、セレクタ１７の出力アドレスがカラムアドレスに切
換わり、カラムアドレスストローブ信号の立下りで、カ
ラムアドレスパルスが発生し、カラムアドレスバッファ
１３がその方ラムアドレスを取込む。

ローアドレスは、ローアドレスバッファ１１に取込まれ
た後に、ローアドレスデコーダ１２でデコードされてか
らメモリセルアレー１５をアクセスする。一方、カラム
アドレスは、カラムアドレスバッファ１３に取込まれた
後に、カラムアドレスデコーダ・セレクタ１４によって
デコード・セレクトし、データを入出力する。

一方、ローアドレスストローブ信号の立上りからその立
下りの間がプリチャージタイムであり、このプリチャー
ジが終了すると、次のメモリサイクルが開始され、次の
アドレス取込みが行なわれる。

Ｌ記の場合、各回路素子の遅れ時間の最大と、その最小
とを考慮して、タイミング設計が行なわれている。

［従来技術の問題点］上記のようなタイミング回路を設計する場合、量産性を
考慮すると各回路素子の遅れ時間の最大値と最小値とを
見込んでタイミング設計をする必要がある。この場合、
タイミングの余裕幅を相当持つことになるので、無駄時
間が生じる。

つまり、メモリサイクルの開始時であるローアドレスス
トローブ信号の立下りの前後で、ローアドレスが確定し
ていなければならない、一方、セレクタ１７のタイミン
グのバラツキを考慮すると、ローアドレスストローブ信
号の立下りからセレクタ１７の出力の切換え前の時間を
短くすることには制限がある。つまり、ローアドレスス
トローブ信号の立下りから、アドレス切換えまでの時間
に関しては、最小遅れを見込んでも充分なホールドタイ
ムを維持する必要がある。

また、上記ローアドレスからカラムアドレスに切換った
後から、カラムアドレスが確定するまでの時間に関して
は、最大遅れを見込む必要がある。

一方、ローアドレスストローブ信号の立下りからカラム
アドレスストローブの立下りまでの遅れ時間に関しては
、最小時間を見込む必要があるが、カラムアドレススト
ローブ信号の立下り−は、カラムアドレスの確定よりも
早くならないようにし、セットアツプタイムが確保され
ることが必要な条件である。

最悪の場合を想定した場合でも誤りなく動作させるため
には、上記条件が必要どなる。しかし。

通常は、上記最悪の場合がほとんど生じないので、上記
見込まれた最小時間および最大時間が、結果として無駄
時間となる。

したがって、これらの要素を考慮すると、アドレスを入
力する時間を短くするには、非常に高速でバラツキのな
い素子を使う必要がある０通常の素子を使用する場合、
今後予想されるダイナミックメモリの高速化に対応でき
なく、ブレーキとなってしまうという問題がある。

［発明の目的］本発明は、上記従来例の問題点に着目してなされたもの
で、ダイナミックメモリの高速化に対応することができ
る記憶装置を提供することを目的とするものである。

［発明の概要］本発明は、ダイナミックメモリのメモリサイクルを見掛
は上長くし、実際には短縮させるようにするために、ア
ドレスストローブ用タイミング信号と、内部のメモリサ
イクルを制御するタイミング信号とを、互いに独立した
信号線で供給するものである。

［発明の実施例］第１図は、本発明の一実施例で使用するＤＲＡＭの一例
を示すブロック図であり、第２図は、五の一実施例を示
すブロック図である。

この実施例が従来例と異なる主要な点は、ローアドレス
タイミング信号をＤＲＡＭ３０の外部で発生させ、この
ローアドレスタイミング信号がＤＲＡＭ３０に対して、
メモリサイクルタイミングを与える点である。また、上
記ローアドレスタイミング信号は、セレクタ（アドレス
マルチプレクサ）２３にタイミングを与えるものでもあ
る。

なお、第５図に示した従来例に使用された部品と同じも
のについては、同一の符号を付してその説明を省略する
。

フリップフロップ２１は、ローアドレスストローブ信号
を１クロツクだけ遅らせて、ローア１゛レヌタイミング
信号を発生ぎせる回路である。

フリップフロップ２２は、ローアドレスタイミング信号
を１クロツクだけ遅らせて、カラムアドレスストローブ
信号を発生させる回路である。

セレクタ２３は、上記ローアドレスタイミング信号をセ
レクト信号として受け、アドレス情報を切換えるもので
ある。

次に、上記実施例の動作について説明する。

第３図は、上記実施例の動作を示すタイムチャー　１＝
である。

ま−ｒ、ＤＲＡＭ３０の外部からローアドレスストロー
ブ信号が供給され、このローアドレスストローブ信号に
基づいて、フリップフロップ２１がローアドレスタイミ
ング信号を発生する。また、そのローアドレスタイミン
グ信号に基づいて、フリップフロップ２２がカラムアド
レスストローブ信号を発生する。

また、上記ローアドレスストローブ信号の立下りの直前
では、セレクタ２３がローアドレスタイミング信号が「
１」なので、ローアドレス取込方している。

上記ローアドレスストローブ信号の立下り時に、ローア
ドレス取込みパルスが発生し、このローアドレス取込み
パルスによって、ローアドレスがローアドレスバッファ
１１に取込まれる。

この後に、ローアドレスタイミング信号がケ下り、この
立下りのタイミングが、セレクタ２３のセレクト信号と
なる。このセレクト信号によって、セレクタ２３の出力
がローアドレスがらカラムアドレスに切換わる。また、
ローアドレスタイミング信号の上記立下りによって、Ｄ
ＲＡＭ３０におけるメモリサイクルが開始される。

引続いて、カラムアドレスストローブ信号が立下り、こ
れによって、カラムアドレス取込みパルスが発生し、こ
のカラムアドレス取込みパルスによってカラムアドレス
がカラムアドレスバッファ１３に取込まれる。

次に、ローアドレスタイミング信号が立上り。

これによって、セレクタ２３の出力が、ローアドレスに
切換わり、ローアクセスタイムが終了し、プリチャージ
タイムが開始する。

引続いて、カラムアドレスストローブ信号が立上り、カ
ラムアクセスタイムが終了する。

その後、ローアドレスストローブ信号における次の立下
りが発生し、次のローアドレス取込みパルスが発生し、
このローアドレス取込みパルスによって、次のローアド
レスがローアドレスバッファ１１に取込まれる。そして
、次のローアドレスタイミング信号が立下り、セレクタ
２３の出力がカラムアドレスに切換わり、上記プリチャ
ージタイムが終了し、次のメモリサイクルが開始される
。

ここで、アドレス取込みとプリチャージとが、一部分オ
ーバーラツプしているので、見掛上のサイクルタイムお
よびアクセスタイムは長く見えるが、このオーバーラツ
プ時間だけ、上記メモリサイクルの繰り返し時間を、従
来の繰り返し時間よりも短縮することができる。したが
って、ダイナミックメモリの高速化に対応することがで
きる。

さらに、アドレス取込みのタイミングに余裕があるので
、記憶装置の周辺回路を、簡単な構成にすることができ
る・第４図は、タイミングジェネレータを示すブロック図で
ある。

この図に示すように、ローアドレス取込みパルスは、ロ
ーアドレスストローブ信号に基づいて発生し、カラムア
ドレス取込みパルスは、カラムアドレスストローブ信号
に基づいて発生する。

［発明の効果］本発明によれば、ダイナミックメモリの高速化に対応す
ることができるという効果を有するものである。

【図面の簡単な説明】

第１図は、本発明の一実施例で使用するＤＲＡＭを示す
ブロック図である。第２図は、上記実施例を示すブロック図である。第３図は、上記実施例の動作を示すタイムチャートであ
る。第４図は、上記実施例におけるタイミングジェネレータ
を示す図である。第５図は、従来のＤＲＡＭを示すブロック図である。第６図は、従来例におけるタイミングジェネレータを示
すブロック図である。第７図は、従来例における動作を示すタイミング図であ
る。１１・・・ローアドレスバッファ、１３・・・カラムアドレスバッファ、１５・・・メモリセルアレー、２１．２２・・・フリップフロップ、２３・・・セレクタ、３０・・・ＤＲＡＭ。第１図第２図派

Claims

【特許請求の範囲】

（１）アドレス情報を切換え多重化してメモリをアクセ
スする記憶装置において；多重化されたアドレス情報のストローブタイミング信号
と、内部メモリサイクルのタイミング信号とを、前記メ
モリの外部から与えることを特徴とする記憶装置。
（２）特許請求の範囲第１項において、前記内部メモリサイクルのタイミング信号は、前記アド
レス情報を切換える信号であることを特徴とする記憶装
置。