JPH0279290A - メモリリフレッシュ回路 - Google Patents
メモリリフレッシュ回路Info
- Publication number
- JPH0279290A JPH0279290A JP63232046A JP23204688A JPH0279290A JP H0279290 A JPH0279290 A JP H0279290A JP 63232046 A JP63232046 A JP 63232046A JP 23204688 A JP23204688 A JP 23204688A JP H0279290 A JPH0279290 A JP H0279290A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- memory
- circuit
- refreshing
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 54
- 230000004044 response Effects 0.000 claims abstract description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000001015 abdomen Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘光１
本発明はメモリリフレッシュ回路に関し、特にディスク
キャッシュ（Ｄｉｓｋ Ｃａｃｈｅ）等に用いられるメ
モリリフレッシュ回路に関する。
キャッシュ（Ｄｉｓｋ Ｃａｃｈｅ）等に用いられるメ
モリリフレッシュ回路に関する。
良米肱亘
従来、この種のメモリリフレッシュ回路においては、複
数のメモリ部をリフレッシュする際、リフレッシュタイ
ミング信号を全メモリ部に入力し、同時にリフレッシュ
を行っていた０例えば３つのメモリ部１〜３をリフレッ
シュする場合には第３図に示されているようにリフレッ
シュタイミング信号がアクティブになるタイミングでメ
モリ部１〜３の各アドレスを順に指定して同時にリフレ
ッシュを行っていた。
数のメモリ部をリフレッシュする際、リフレッシュタイ
ミング信号を全メモリ部に入力し、同時にリフレッシュ
を行っていた０例えば３つのメモリ部１〜３をリフレッ
シュする場合には第３図に示されているようにリフレッ
シュタイミング信号がアクティブになるタイミングでメ
モリ部１〜３の各アドレスを順に指定して同時にリフレ
ッシュを行っていた。
しかし、上述した従来のメモリリフレッシュ回路におい
ては全メモリ部に対して同時にリフレッシュを行うので
リフレッシュ時の動作電流が大きくなるという欠点があ
った。そのため、電流容量が大きい電源装置を使用しな
ければならないという欠点があった。
ては全メモリ部に対して同時にリフレッシュを行うので
リフレッシュ時の動作電流が大きくなるという欠点があ
った。そのため、電流容量が大きい電源装置を使用しな
ければならないという欠点があった。
１肌五１遊
本発明の目的は、リフレッシュ時の動作電流を小さくす
ることができるメモリリフレッシュ回路を提供すること
である。
ることができるメモリリフレッシュ回路を提供すること
である。
ｉ匪立■蔦
本発明のメモリリフレッシュ回路は、メモリをリフレッ
シュするためのリフレッシュ信号を発生するリフレッシ
ュ信号発生手段と、前記リフレッシュ信号の入力に応答
してリフレッシュが行われる複数のメモリと、前記リフ
レッシュ信号を前記。
シュするためのリフレッシュ信号を発生するリフレッシ
ュ信号発生手段と、前記リフレッシュ信号の入力に応答
してリフレッシュが行われる複数のメモリと、前記リフ
レッシュ信号を前記。
複数のメモリの夫々に対して異なったタイミングで入力
せしめるリフレッシュ制御手段とを有することを特徴と
する。
せしめるリフレッシュ制御手段とを有することを特徴と
する。
Ｋ腹名
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明によるメモリリフレッシュ回路の一実施
例の構成を示すブロック図であり、リフレッシュすべき
メモリ部が３つの場合が示されている。
例の構成を示すブロック図であり、リフレッシュすべき
メモリ部が３つの場合が示されている。
図において、本発明の一実施例によるメモリリフレッシ
ュ回路は、メモリ部１〜３と、リフレッシュ制御部４と
から構成されている。
ュ回路は、メモリ部１〜３と、リフレッシュ制御部４と
から構成されている。
メモリ部１は、メモリ部２及び３と同様な回路構成であ
り、メモリ回路１０と、メモリ制御回路１１と、アドレ
ス情報線Ａ及びデータ情報線りのｉ’ ラ４ ハ／ レ
シーバ回路（ＤＲＶ ／ＲＣＶ ） １２とを含んで構
成されている。
り、メモリ回路１０と、メモリ制御回路１１と、アドレ
ス情報線Ａ及びデータ情報線りのｉ’ ラ４ ハ／ レ
シーバ回路（ＤＲＶ ／ＲＣＶ ） １２とを含んで構
成されている。
メモリ回路１０はＤＲＡＭ （Ｄｙｎａｍｉｃ ＲＡＭ
）等のメモリＩＣから構成され、所定の情報を記憶する
ものである。
）等のメモリＩＣから構成され、所定の情報を記憶する
ものである。
メモリ制御回路１１はリフレッシュ制御部４からのリフ
レッシュ信号線２００と、読出し／書込み線（Ｒ／ｗ）
１０１とによりメモリ回路１０を制御するものである。
レッシュ信号線２００と、読出し／書込み線（Ｒ／ｗ）
１０１とによりメモリ回路１０を制御するものである。
また、リフレッシュ制御部４はリフレッシュ回路２０と
、遅延回路（ＯＬ）２１及び２２とから構成されている
。
、遅延回路（ＯＬ）２１及び２２とから構成されている
。
リフレッシュ回路２０はリフレッシュタイミング信号を
発生し、リフレッシュ信号線２００に送出するものであ
る。
発生し、リフレッシュ信号線２００に送出するものであ
る。
遅延回路２１はリフレッシュ回１！１２０からのリフレ
ッシュタイミング信号を所定時間遅延させてリフレッシ
ュ信号線２１０に送出するものである。
ッシュタイミング信号を所定時間遅延させてリフレッシ
ュ信号線２１０に送出するものである。
遅延回路２２は遅延回路２１により遅延されたリフレッ
シュタイミング信号をさらに所定時間遅延させてリフレ
ッシュ信号＠ ２２０に送出するものである。
シュタイミング信号をさらに所定時間遅延させてリフレ
ッシュ信号＠ ２２０に送出するものである。
かかる構成からなるメモリリフレッシュ回路のリフレッ
シュ動作について第２図を用いて説明する。第２図は第
１図のメモリリフレッシュ回路のリフレッシュ動作を示
すタイムチャートである。
シュ動作について第２図を用いて説明する。第２図は第
１図のメモリリフレッシュ回路のリフレッシュ動作を示
すタイムチャートである。
図において、リフレッシュタイミング信号がアクティブ
としてリフレッシュ信号線２０Ｇに送出されると、メモ
リ部１内のメモリ制御回路１１に入力され、メモリ制御
回路１１は読出し／書込み線１０１とリフレッシュ信号
線２００との競合処理を行う。
としてリフレッシュ信号線２０Ｇに送出されると、メモ
リ部１内のメモリ制御回路１１に入力され、メモリ制御
回路１１は読出し／書込み線１０１とリフレッシュ信号
線２００との競合処理を行う。
この場合、読出し／書込み線１０１がノンアクティブで
あればメモリ回路１０のリフレッシュが行われ、アクテ
ィブであれば読出し／書込み線１０１がノンアクティブ
となったときにメモリ回路１０カリフレツシユが行われ
る。
あればメモリ回路１０のリフレッシュが行われ、アクテ
ィブであれば読出し／書込み線１０１がノンアクティブ
となったときにメモリ回路１０カリフレツシユが行われ
る。
また、リフレッシュタイミング信号は遅延回路２１によ
り所定時間遅延されてリフレッシュ信号線２１０ ｅ送
出され、時刻Ｔ１においてメモリ部２に対して上述と同
様の処理が行われる。これにより、メモリ部２内のメモ
リ回路のリフレッシュが行われるのである。
り所定時間遅延されてリフレッシュ信号線２１０ ｅ送
出され、時刻Ｔ１においてメモリ部２に対して上述と同
様の処理が行われる。これにより、メモリ部２内のメモ
リ回路のリフレッシュが行われるのである。
さらにまた、遅延回路２１により所定時間遅延されたリ
フレッシュタイミング信号は遅延回路２２によりさらに
所定時間遅延されてリフレッシュ信号線２２０に送出さ
れ、時刻Ｔ２においてメモリ部３に対して上述と同様の
処理が行われる。これにより、メモ、す部３内のメモリ
回路のリフレッシュが行われるのである。
フレッシュタイミング信号は遅延回路２２によりさらに
所定時間遅延されてリフレッシュ信号線２２０に送出さ
れ、時刻Ｔ２においてメモリ部３に対して上述と同様の
処理が行われる。これにより、メモ、す部３内のメモリ
回路のリフレッシュが行われるのである。
つまり、本発明は複数のメモリ部をリフレッシュする際
、遅延回路によって夫々タイミングをずらしてリフレッ
シュを行うため、各リフレッシュ時の動作電流が少なく
て済むのである。
、遅延回路によって夫々タイミングをずらしてリフレッ
シュを行うため、各リフレッシュ時の動作電流が少なく
て済むのである。
なお、□本実施例においてはメモリ部が３つの場合につ
いて説明したが、さらに多くのメモリ部に対してリフレ
ッシュを行う場合にも同様の効果があることは明らかで
ある。この場合には、メモリ部の数に応じて遅延回路の
数を増やせば良い。
いて説明したが、さらに多くのメモリ部に対してリフレ
ッシュを行う場合にも同様の効果があることは明らかで
ある。この場合には、メモリ部の数に応じて遅延回路の
数を増やせば良い。
良皿五Ａ１
以上説明したように本発明は、複数のメモリ部をリフレ
ッシュする際、夫々タイミングをずらしてリフレッシュ
を行うことにより、各リフレッシュ時の動作電流が少な
くて済み、使用する電源装置の電流容量を小さくするこ
とができるという効果がある。
ッシュする際、夫々タイミングをずらしてリフレッシュ
を行うことにより、各リフレッシュ時の動作電流が少な
くて済み、使用する電源装置の電流容量を小さくするこ
とができるという効果がある。
第１図は本発明の実施例によるメモリリフレッシュ回路
の構成を示すブロック図、第２図は第１図のメモリリフ
レッシュ回路のリフレッシュ動作を示すタイムチャート
、第３図は従来のリフレッシュ回路におけるリフレッシ
ュ動作を示すタイムチャートである。 主要部分の符号の説明 １．２．３・・・・・・メモリ部 ２０・・・・・・リフレッシュ回路 ２１．２２・・・・・・遅延回路
の構成を示すブロック図、第２図は第１図のメモリリフ
レッシュ回路のリフレッシュ動作を示すタイムチャート
、第３図は従来のリフレッシュ回路におけるリフレッシ
ュ動作を示すタイムチャートである。 主要部分の符号の説明 １．２．３・・・・・・メモリ部 ２０・・・・・・リフレッシュ回路 ２１．２２・・・・・・遅延回路
Claims (1)
- （１）メモリをリフレッシュするためのリフレッシュ信
号を発生するリフレッシュ信号発生手段と、前記リフレ
ッシュ信号の入力に応答してリフレッシュが行われる複
数のメモリと、前記リフレッシュ信号を前記複数のメモ
リの夫々に対して異なったタイミングで入力せしめるリ
フレッシュ制御手段とを有することを特徴とするメモリ
リフレッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232046A JPH0279290A (ja) | 1988-09-16 | 1988-09-16 | メモリリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232046A JPH0279290A (ja) | 1988-09-16 | 1988-09-16 | メモリリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279290A true JPH0279290A (ja) | 1990-03-19 |
Family
ID=16933120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232046A Pending JPH0279290A (ja) | 1988-09-16 | 1988-09-16 | メモリリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028790A (ja) * | 2009-07-22 | 2011-02-10 | Nec Corp | 半導体記憶装置及びリフレッシュ制御方法 |
-
1988
- 1988-09-16 JP JP63232046A patent/JPH0279290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028790A (ja) * | 2009-07-22 | 2011-02-10 | Nec Corp | 半導体記憶装置及びリフレッシュ制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2697633B2 (ja) | 同期型半導体記憶装置 | |
| US5343438A (en) | Semiconductor memory device having a plurality of row address strobe signals | |
| TWI239531B (en) | Ripple refresh circuit and method for sequentially refreshing a semiconductor memory system | |
| JP2000156079A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| JP2658958B2 (ja) | Ｄｍａコントローラ | |
| JPS6061977A (ja) | 高速メモリ・アクセス方法及びその装置 | |
| JPS6227476B2 (ja) | ||
| JP2004281024A (ja) | 集積回路メモリをリフレッシュするための回路および方法、ならびに集積回路メモリのためのリフレッシュ回路 | |
| JPH0419896A (ja) | ダイナミックメモリのリフレッシュ方法 | |
| JPH0279290A (ja) | メモリリフレッシュ回路 | |
| JPH09237492A (ja) | メモリ制御装置 | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| JPH07307090A (ja) | 半導体記憶装置 | |
| JPH0528760A (ja) | 半導体メモリ | |
| JPH0660647A (ja) | 半導体記憶システム | |
| JPH03178097A (ja) | リフレッシュ機能付ダイナミックメモリ | |
| JP2758828B2 (ja) | メモリリフレッシュ制御回路 | |
| JPH0955082A (ja) | 半導体記憶装置 | |
| JPH05101650A (ja) | ダイナミツクメモリのリフレツシユ方式 | |
| JPS63100552A (ja) | メモリアクセス制御方式 | |
| JPH05282859A (ja) | メモリ集積回路 | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 | |
| KR20030097025A (ko) | 고주파수 동작을 위한 멀티 뱅크 반도체 메모리장치의구동 제어장치 및 그 제어방법 | |
| JPH06111570A (ja) | Ｄｒａｍ制御回路 | |
| JPH08106782A (ja) | ダイナミックｒａｍリフレッシュ制御回路 |