JPH06111570A - Ｄｒａｍ制御回路 - Google Patents
Ｄｒａｍ制御回路Info
- Publication number
- JPH06111570A JPH06111570A JP4261142A JP26114292A JPH06111570A JP H06111570 A JPH06111570 A JP H06111570A JP 4261142 A JP4261142 A JP 4261142A JP 26114292 A JP26114292 A JP 26114292A JP H06111570 A JPH06111570 A JP H06111570A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- refreshing
- memory
- cpu
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 リフレッシュとメモリアクセスが重なった場
合に、ＣＰＵにウェイトが入ってメモリアクセスが遅く
なる確率を低下させる。 【構成】 ＤＲＡＭ制御信号をバンク数だけ設け、ＤＲ
ＡＭに要求されるリフレッシュ間隔よりも早いメモリア
クセスシーケンスで、アクセス対象になっていないバン
クのリフレッシュを先に行う。
合に、ＣＰＵにウェイトが入ってメモリアクセスが遅く
なる確率を低下させる。 【構成】 ＤＲＡＭ制御信号をバンク数だけ設け、ＤＲ
ＡＭに要求されるリフレッシュ間隔よりも早いメモリア
クセスシーケンスで、アクセス対象になっていないバン
クのリフレッシュを先に行う。
Description
【０００１】
【産業上の利用分野】本発明は、複数のバンクから構成
されるＤＲＡＭメモリシステムへのＣＰＵからのデータ
の書込み、ＣＰＵへのデータの読み出し、及び、該メモ
リシステムの周期的なリフレッシュを制御するＤＲＡＭ
制御回路に係り、特に、リフレッシュとメモリアクセス
が重なった場合に、ＣＰＵにウェイトが入ってメモリア
クセスが遅くなる確率を低下させたＤＲＡＭ制御回路に
関するものである。
されるＤＲＡＭメモリシステムへのＣＰＵからのデータ
の書込み、ＣＰＵへのデータの読み出し、及び、該メモ
リシステムの周期的なリフレッシュを制御するＤＲＡＭ
制御回路に係り、特に、リフレッシュとメモリアクセス
が重なった場合に、ＣＰＵにウェイトが入ってメモリア
クセスが遅くなる確率を低下させたＤＲＡＭ制御回路に
関するものである。
【０００２】
【従来の技術】一般に、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）においては、その動作を確実なもの
とするために、一定周期毎にリフレッシュを行う必要が
ある。
メモリ（ＤＲＡＭ）においては、その動作を確実なもの
とするために、一定周期毎にリフレッシュを行う必要が
ある。
【０００３】このため、従来は、図１に示す如く、複数
のＤＲＡＭバンク１２、１４、１６、１８から構成され
るＤＲＡＭメモリシステム１０への中央演算処理装置
（ＣＰＵ）２０からのデータの書込み、ＣＰＵ２０への
データの読み出し、及び、該メモリシステム１０の周期
的なリフレッシュを制御するＤＲＡＭ制御回路２２にお
いて、所定のリフレッシュ周期毎に、図２に示す如く、
全てのバンクのリフレッシュを同時に行っていた。
のＤＲＡＭバンク１２、１４、１６、１８から構成され
るＤＲＡＭメモリシステム１０への中央演算処理装置
（ＣＰＵ）２０からのデータの書込み、ＣＰＵ２０への
データの読み出し、及び、該メモリシステム１０の周期
的なリフレッシュを制御するＤＲＡＭ制御回路２２にお
いて、所定のリフレッシュ周期毎に、図２に示す如く、
全てのバンクのリフレッシュを同時に行っていた。
【０００４】
【発明が解決しようとする課題】従って、ＣＰＵ２０か
らのメモリアクセス信号と各バンクへのリフレッシュ信
号が重ならない場合には問題がないが、図２に示した如
く、各バンクへのリフレッシュ中にメモリアクセスが発
生すると、ＣＰＵ２０からメモリにアクセスすることが
できず、リフレッシュが終了するまでＣＰＵ２０にウェ
イトが掛かり、メモリアクセスが遅くなってしまうとい
う問題点を有していた。
らのメモリアクセス信号と各バンクへのリフレッシュ信
号が重ならない場合には問題がないが、図２に示した如
く、各バンクへのリフレッシュ中にメモリアクセスが発
生すると、ＣＰＵ２０からメモリにアクセスすることが
できず、リフレッシュが終了するまでＣＰＵ２０にウェ
イトが掛かり、メモリアクセスが遅くなってしまうとい
う問題点を有していた。
【０００５】例えば、１ＭのＤＲＡＭの場合、８ミリ秒
以内に５１２ロウアドレスをリフレッシュすればよく、
４ＭのＤＲＡＭの場合、１６ミリ秒以内に１０２４ロウ
アドレスをリフレッシュすればよいので、結局リフレッ
シュ信号の間隔は、８ミリ秒／５１２＝１６ミリ秒／１
０２４＝１５．６μ秒程度である。一方、メモリアクセ
スの間隔は、例えば０．５μ秒程度であるので、メモリ
アクセスとリフレッシュの比は凡そ３０対１程度であ
り、従って、ＣＰＵからのメモリアクセス３０回に１回
程度の確率でＤＲＡＭのリフレッシュ信号と重なってし
まって、ウェイトが発生する。
以内に５１２ロウアドレスをリフレッシュすればよく、
４ＭのＤＲＡＭの場合、１６ミリ秒以内に１０２４ロウ
アドレスをリフレッシュすればよいので、結局リフレッ
シュ信号の間隔は、８ミリ秒／５１２＝１６ミリ秒／１
０２４＝１５．６μ秒程度である。一方、メモリアクセ
スの間隔は、例えば０．５μ秒程度であるので、メモリ
アクセスとリフレッシュの比は凡そ３０対１程度であ
り、従って、ＣＰＵからのメモリアクセス３０回に１回
程度の確率でＤＲＡＭのリフレッシュ信号と重なってし
まって、ウェイトが発生する。
【０００６】本発明は、前記従来の問題点を解消するべ
く成されたもので、リフレッシュとメモリアクセスが重
なった場合に、ＣＰＵにウェイトが入ってメモリアクセ
スが遅くなる確率を低下させることが可能なＤＲＡＭ制
御回路を提供することを目的とする。
く成されたもので、リフレッシュとメモリアクセスが重
なった場合に、ＣＰＵにウェイトが入ってメモリアクセ
スが遅くなる確率を低下させることが可能なＤＲＡＭ制
御回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、複数のバンク
から構成されるＤＲＡＭメモリシステムへのＣＰＵから
のデータの書込み、ＣＰＵへのデータの読み出し、及
び、該メモリシステムの周期的なリフレッシュを制御す
るＤＲＡＭ制御回路において、ＤＲＡＭ制御信号をバン
ク数だけ設け、ＤＲＡＭに要求されるリフレッシュ間隔
よりも早いメモリアクセスシーケンスで、アクセス対象
になっていないバンクのリフレッシュを先に行うように
して、前記目的を達成したものである。
から構成されるＤＲＡＭメモリシステムへのＣＰＵから
のデータの書込み、ＣＰＵへのデータの読み出し、及
び、該メモリシステムの周期的なリフレッシュを制御す
るＤＲＡＭ制御回路において、ＤＲＡＭ制御信号をバン
ク数だけ設け、ＤＲＡＭに要求されるリフレッシュ間隔
よりも早いメモリアクセスシーケンスで、アクセス対象
になっていないバンクのリフレッシュを先に行うように
して、前記目的を達成したものである。
【０００８】
【作用】本発明によれば、ＤＲＡＭに要求されるリフレ
ッシュ間隔よりも早い時点で、アクセス対象になってい
ないバンクのリフレッシュを先に行ってしまう。従っ
て、先行リフレッシュ中にアクセス対象となっていたバ
ンク以外のバンクは、リフレッシュ済みとなり、その直
後のメモリアクセスシーケンスでアクセスされても、Ｃ
ＰＵにウェイトが掛かることがない。
ッシュ間隔よりも早い時点で、アクセス対象になってい
ないバンクのリフレッシュを先に行ってしまう。従っ
て、先行リフレッシュ中にアクセス対象となっていたバ
ンク以外のバンクは、リフレッシュ済みとなり、その直
後のメモリアクセスシーケンスでアクセスされても、Ｃ
ＰＵにウェイトが掛かることがない。
【０００９】なお、先行リフレッシュが行われたときに
アクセス対象となっていたバンクが続けてアクセスされ
る可能性が高い場合には、先行リフレッシュをメモリア
クセスの２周期以上早い周期で行っておけばよい。
アクセス対象となっていたバンクが続けてアクセスされ
る可能性が高い場合には、先行リフレッシュをメモリア
クセスの２周期以上早い周期で行っておけばよい。
【００１０】例えば、ＤＲＡＭのアクセスがランダムア
クセスであれば、バンク数が４の場合、ＣＰＵにウェイ
トが掛かる確率は、１メモリアクセス周期だけリフレッ
シュ周期を早めた場合には１／４となり、２メモリアク
セス周期だけ速めた場合には１／１６となる。
クセスであれば、バンク数が４の場合、ＣＰＵにウェイ
トが掛かる確率は、１メモリアクセス周期だけリフレッ
シュ周期を早めた場合には１／４となり、２メモリアク
セス周期だけ速めた場合には１／１６となる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１２】本実施例は、図３及び図４に示す如く、図
１に示した従来例と同様のＤＲＡＭメモリシステムにお
いて、ＤＲＡＭ制御信号をバンク数だけ設け、所定のリ
フレッシュ周期より１メモリサイクル分早いメモリアク
セスシーケンスで、アクセス対象になっていないバンク
（図４ではバンク１４、１６、１８）のリフレッシュを
先に行うようにしたものである。
１に示した従来例と同様のＤＲＡＭメモリシステムにお
いて、ＤＲＡＭ制御信号をバンク数だけ設け、所定のリ
フレッシュ周期より１メモリサイクル分早いメモリアク
セスシーケンスで、アクセス対象になっていないバンク
（図４ではバンク１４、１６、１８）のリフレッシュを
先に行うようにしたものである。
【００１３】このようにして、アクセス対象となってい
ないバンクのリフレッシュに対しては、先にリフレッシ
ュを完了させておくことにより、次のアクセスシーケン
ス（即ち正規のリフレッシュ周期）で先行リフレッシュ
終了済みのバンク（図４ではバンク１４）へのアクセス
が起こっても、ＣＰＵにウェイトが掛かって、メモリア
クセスが長くなることはない。なお、アクセス対象とな
っていたため、先行リフレッシュが行われていなかった
バンク１２に対しては、バンク１４へのアクセスが行わ
れている正規のリフレッシュタイミングでリフレッシュ
が行われる。
ないバンクのリフレッシュに対しては、先にリフレッシ
ュを完了させておくことにより、次のアクセスシーケン
ス（即ち正規のリフレッシュ周期）で先行リフレッシュ
終了済みのバンク（図４ではバンク１４）へのアクセス
が起こっても、ＣＰＵにウェイトが掛かって、メモリア
クセスが長くなることはない。なお、アクセス対象とな
っていたため、先行リフレッシュが行われていなかった
バンク１２に対しては、バンク１４へのアクセスが行わ
れている正規のリフレッシュタイミングでリフレッシュ
が行われる。
【００１４】ＤＲＡＭのアクセスがランダムアクセスで
あるとすれば、本実施例においては、ＣＰＵにウェイト
が掛かる確率は１／４となる。
あるとすれば、本実施例においては、ＣＰＵにウェイト
が掛かる確率は１／４となる。
【００１５】特に、インターリーブシステムの場合に
は、リフレッシュタイミングを１メモリサイクル分進め
ることで、十分な効果を得ることができる。
は、リフレッシュタイミングを１メモリサイクル分進め
ることで、十分な効果を得ることができる。
【００１６】なお、所定のリフレッシュ周期より早くメ
モリアクセスシーケンスを行うタイミングは、１メモリ
サイクルに限定されず、例えば２メモリサイクルとする
ことによって、前記実施例の場合にはＣＰＵにウェイト
が掛かる確率を１／１６とすることができる。
モリアクセスシーケンスを行うタイミングは、１メモリ
サイクルに限定されず、例えば２メモリサイクルとする
ことによって、前記実施例の場合にはＣＰＵにウェイト
が掛かる確率を１／１６とすることができる。
【００１７】
【発明の効果】以上説明した通り、本発明によれば、所
定のリフレッシュ周期より早いメモリアクセスシーケン
スで、アクセス対象になっていないバンクのリフレッシ
ュを先に行うようにしたので、リフレッシュとメモリア
クセスが重なった場合に、ＣＰＵにウェイトが入ってメ
モリアクセスが遅くなる確率を低下させることが可能に
なるという優れた効果を有する。
定のリフレッシュ周期より早いメモリアクセスシーケン
スで、アクセス対象になっていないバンクのリフレッシ
ュを先に行うようにしたので、リフレッシュとメモリア
クセスが重なった場合に、ＣＰＵにウェイトが入ってメ
モリアクセスが遅くなる確率を低下させることが可能に
なるという優れた効果を有する。
【図１】従来のＤＲＡＭ制御回路の周辺回路の構成を示
すブロック線図
すブロック線図
【図２】図１に示した従来例における、ＣＰＵのメモリ
アクセス信号と各バンクのリフレッシュ信号の関係の例
を示すタイミングチャート
アクセス信号と各バンクのリフレッシュ信号の関係の例
を示すタイミングチャート
【図３】本発明に係るＤＲＡＭ制御回路の実施例の周辺
回路の構成を示すブロック線図
回路の構成を示すブロック線図
【図４】前記実施例における、ＣＰＵのメモリアクセス
信号と各バンクのリフレッシュ信号の関係の例を示すタ
イミングチャート
信号と各バンクのリフレッシュ信号の関係の例を示すタ
イミングチャート
１０…ＤＲＡＭメモリシステム １２、１４、１６、１８…ＤＲＡＭバンク ２０…ＣＰＵ ２２…ＤＲＡＭ制御回路
Claims (1)
- 【請求項１】複数のバンクから構成されるＤＲＡＭメモ
リシステムへのＣＰＵからのデータの書込み、ＣＰＵへ
のデータの読み出し、及び、該メモリシステムの周期的
なリフレッシュを制御するＤＲＡＭ制御回路において、 ＤＲＡＭ制御信号をバンク数だけ設け、 ＤＲＡＭに要求されるリフレッシュ間隔よりも早いメモ
リアクセスシーケンスで、アクセス対象になっていない
バンクのリフレッシュを先に行うことにより、 リフレッシュとメモリアクセスが重なった場合に、ＣＰ
Ｕにウェイトが入ってメモリアクセスが遅くなる確率を
低下させたことを特徴とするＤＲＡＭ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261142A JPH06111570A (ja) | 1992-09-30 | 1992-09-30 | Ｄｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4261142A JPH06111570A (ja) | 1992-09-30 | 1992-09-30 | Ｄｒａｍ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111570A true JPH06111570A (ja) | 1994-04-22 |
Family
ID=17357685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4261142A Pending JPH06111570A (ja) | 1992-09-30 | 1992-09-30 | Ｄｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06111570A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332470B1 (ko) * | 1998-06-30 | 2002-09-19 | 주식회사 하이닉스반도체 | 멀티-밀도(Multi－density) 싱크-링크 디램(SLDRAM) 제어회로 |
| US7093067B2 (en) * | 2001-03-30 | 2006-08-15 | International Business Machines Corporation | DRAM architecture enabling refresh and access operations in the same bank |
-
1992
- 1992-09-30 JP JP4261142A patent/JPH06111570A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332470B1 (ko) * | 1998-06-30 | 2002-09-19 | 주식회사 하이닉스반도체 | 멀티-밀도(Multi－density) 싱크-링크 디램(SLDRAM) 제어회로 |
| US7093067B2 (en) * | 2001-03-30 | 2006-08-15 | International Business Machines Corporation | DRAM architecture enabling refresh and access operations in the same bank |
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