JPH11312386A - Ｄｒａｍチップ - Google Patents

Ｄｒａｍチップ

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JPH11312386A
JPH11312386A JP11089123A JP8912399A JPH11312386A JP H11312386 A JPH11312386 A JP H11312386A JP 11089123 A JP11089123 A JP 11089123A JP 8912399 A JP8912399 A JP 8912399A JP H11312386 A JPH11312386 A JP H11312386A
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JP
Japan
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refresh
bank
address
dram
banks
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JP11089123A
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Keill Oliver
キール オリバー
M Palent Richard
エム パレント リチャード
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International Business Machines Corp
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Siemens AG
International Business Machines Corp
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Abstract

(57)【要約】 【課題】 コンピュータメモリシステムにおけるＤＲＡ
Ｍを、オートリフレッシュサイクルの進行中にプロセッ
サがメモリシステムにアクセスしようとする場合に、プ
ロセッサにより比較的有効に使用できるようにすること
である。 【解決手段】 リフレッシュアドレスカウンタと、デコ
ード手段と、セレクタとを有し、前記リフレッシュアド
レスカウンタは、オートリフレッシュサイクルに対して
アクティブにされるとき行アドレスを発生し、前記デコ
ード手段は、ＤＲＡＭチップの複数バンクのどれを、オ
ートリフレッシュコマンド時にリフレッシュすべきかを
デコードし、かつリフレッシュすべきＤＲＡＭのバンク
を指示するバンクアドレスを発生し、前記セレクタは、
リフレッシュカウンタからの行アドレスを指示する前記
デコード手段に応答して、ＤＲＡＭチップのバンクのう
ちリフレッシュすべきバンクだけを選択し、ＤＲＡＭチ
ップの他のバンクは現在の処理を継続することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の行の複数の
バンクに構成されているＤＲＡＭチップに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の記憶セルは、これに記憶されたデータを
維持するため典型的には６４ｍｓ毎にリフレッシュする
必要がある。従来のＤＲＡＭでは、オートリフレッシュ
サイクルが記憶セルの単一の行をリフレッシュする。内
部カウンタが各オートリフレッシュサイクルでカウント
アップし、ＤＲＡＭのすべての行をリフレッシュする。
オートリフレッシュコマンドがこのサイクルを開始する
に発行される。Joint Electronic Device Engineering
Council (JEDEC) Jan.1995 による規格JC-42.3-94-12
6、＃６１２参照。このコマンドを発行するために、Ｄ
ＲＡＭのすべてのバンクはアイドル状態にあるか、また
は少なくともアクティブコマンドが適正となる状態（す
なわちパワーダウン状態でない）になければらない。従
って、ＤＲＡＭに記憶された情報を瞬時状態の下で維持
するためには、オートリフレッシュコマンドを発行しな
ければならない。これは例えば各６４ｍｓ毎に４０９２
回である。リフレッシュが必要であるため、ある期間の
間はシステムがＤＲＡＭを使用することができない。例
えばオートリフレッシュサイクルは１５．６μｓで実行
されるか、または各６４ｍ毎のオートリフレッシュサイ
クルで４０９２バーストが実行される。ＤＲＡＭがオー
トリフレッシュサイクルでリフレッシュされている間
は、プロセッサによりアクセスすることができない。プ
ロセッサがオートリフレッシュサイクルの間にメモりシ
ステムにアクセスしようとすると、１つ以上の待ち状態
が発生する。これはコンピュータシステムにおける性能
低下の重大な原因である。とくに新しい高密度メモリチ
ップでは由々しい問題である。
【０００３】
【発明が解決しようとする課題】本発明の課題は、コン
ピュータメモリシステムにおけるＤＲＡＭを、オートリ
フレッシュサイクルの進行中にプロセッサがメモリシス
テムにアクセスしようとする場合に、プロセッサにより
比較的有効に使用できるようにすることである。
【０００４】
【課題を解決するための手段】この課題は本発明によ
り、リフレッシュアドレスカウンタと、デコード手段
と、セレクタとを有し、前記リフレッシュアドレスカウ
ンタは、オートリフレッシュサイクルに対してアクティ
ブにされるとき行アドレスを発生し、前記デコード手段
は、ＤＲＡＭチップの複数バンクのどれを、オートリフ
レッシュコマンド時にリフレッシュすべきかをデコード
し、かつリフレッシュすべきＤＲＡＭのバンクを指示す
るバンクアドレスを発生し、前記セレクタは、リフレッ
シュカウンタからの行アドレスを指示する前記デコード
手段に応答して、ＤＲＡＭチップのバンクのうちリフレ
ッシュすべきバンクだけを選択し、ＤＲＡＭチップの他
のバンクは現在の処理を継続することができるように構
成して解決される。
【０００５】
【発明の実施の形態】本発明で、デコード・オートリフ
レッシュモードとは、ＤＲＡＭの所定のバンクだけをリ
フレッシュできるモードと定義する。例えばバンク１が
アイドルであり、バンク２と３はプレチャージ中であ
り、バンク０はアクティブであり、現在バーストリード
動作している場合、オートリフレッシュコマンドはバン
ク１に対してだけ発行でき、他のバンクはそのタスクの
実行を継続する。デコードは、プレチャージコマンドに
おけるコーディングとほとんど同じように実行される
（ＪＥＤＥＣ規格のように）。一方、Ａ１１はリフレッ
シュがデコードされないで、またはデコードされて実行
すべきか否かを決定する。デコードされて実行すべき場
合、外部ＤＲＡＭコントローラからのバンクアドレスが
オートリフレッシュの実行すべきバンクを選択する。Ｄ
ＲＡＭコントローラ回路構成もまた、ＤＲＡＭのすべて
のバンクがリフレッシュコマンドを、情報を維持するの
に十分に頻繁に受け取ることを確実にする。
【０００６】
【実施例】図１を参照すると、そこには従来のＤＲＡＭ
が示されている。このＤＲＡＭはｍ＝１１行とｎ＝３バ
ンクアドレスを有する。すなわち、このＤＲＡＭは８
（２ ３）バンクＤＲＡＭとして構成されており、各バン
クは２０４８行（２１１）を有する。バンク０とバンク
７だけが図示されているが、他に６つのバンク、BANK１
からBANK６と、関連する行デコード回路がある。各バン
クに対する行デコード回路は、プレデコード回路とバン
クセレクト回路によってドライブされる。プレデコード
回路は、アドレスバッファ１７からのアドレスを処理
し、バンクセレクト回路はバンクセレクト信号ＢＳｎを
受信する。このバンクセレクト信号によってバンクセレ
クト回路はイネーブルされ、プレデコーダの出力を行デ
コーダに導通する。
【０００７】コマンドデコーダ１５は、チップセレクト
（ＣＳ）、カラムアドレスストローブ（ＣＡＳ）、行ア
ドレスストローブ（ＲＡＳ）、およびライトイネーブル
（ＷＥ）を含むコマンドを受信する。これらコマンドは
すべて周知のものである。さらにコマンドデコーダはオ
ートリフレッシュコマンドを受信する。受信したオート
リフレッシュコマンドに基づいて、ＤＲＡＭのコマンド
デコーダ１５は、チップがＲＡＳ（ＣＢＲ）リフレッシ
ュモードの前のＣＡＳに現在あることを意味するコマン
ドを発行する。このコマンド信号（ＣＢＲｅｎ）はリフ
レッシュアドレスカウンタ（ＲＡＣ）１１をアクティブ
にし、行アドレスを内部アドレスバスに出力させ、アド
レスバッファ１７からの出力を無効にする。
【０００８】次にオートリフレッシュサイクルは、すべ
てのバンクにおいて順次、ＲＡＣに関連する行アドレス
でリフレッシュを、バンク増分器１２を介して実行す
る。すべてのバンクの選択された行がリフレッシュされ
ると、オートリフレッシュサイクルは完了する。この機
能に対する前提条件は、ＤＲＡＭのすべてのバンクがプ
レチャージされていなければならず、プレチャージ時間
の最小に対してアイドルであることである。
【０００９】本発明は、図１に示した基本構造を変形し
て、デコード・オートリフレッシュサイクルをサポート
する。このようなデコード・オートリフレッシュサイク
ルはまた非同期ＤＲＡＭ（ＳＤＲＡＭ）においても有用
である。図２を参照すると、リフレッシュアドレスカウ
ンタ２１は図示のように例えば１１ビットカウンタであ
る。従ってこのカウントは行アドレスだけを計数し、特
定のバンクに対するリフレッシュは計数しない。バンク
アドレスは、アドレスバッファ２７からコマンドデコー
ダ２５に前もって送られており、このアドレスバッファ
はバンクセレクト信号（ＢＳｎ）を適切なバンクに発行
し、後続のオートリフレッシュサイクルに対してバンク
をアクティブにする。このことは、オートリフレッシュ
モードにおけるバンク選択を外部ＲＡＭコントローラ
（図示せず）によって検出しなければならないこととを
意味する。さらにＤＲＡＭのコマンドデコーダ２５は、
チップがＲＡＳ（ＣＢＲ）リフレッシュモードの前のＣ
ＡＳを実行していることを表すコマンドを発行する。同
じコマンド信号（ＣＢＲｅｎ）がマルチプレクサ２４
に、行アドレスをリフレッシュアドレスカウンタ（ＲＡ
Ｃ）２１から受信することを通知しなければならず、一
方付加的にマルチプレクサの出力が進行中のチップ活動
（例えば他のアクティブバンクでの）を中断するのを阻
止する。
【００１０】マルチプレクサ２４の内部動作が簡単に図
３に示されている。制御信号（ＣＢＲｅｎ）は、リフレ
ッシュアドレスカウンタ２１の出力に対する経路をイネ
ーブルする。一方、同時にアドレスバッファ２７の出力
を禁止にする。次に１１のアドレスが、すべてのバンク
に対する行プレデコーダに前もって送られる。同時に外
部アドレス入力Ａ１１−Ａ１３がメモリコントローラに
よりＤＲＡＭにドライブされる。これら高次アドレスは
次にアドレスバッファ２７により受信され、コマンドデ
コーダ２５にドライブされる。これによりバンクの行プ
レデコーダがアドレスを処理することができる。残りの
バンクはバンクセレクト信号を受信しない。従って行プ
レデコーダは禁止されている。
【００１１】択一的実施例として、バンクアドレスを図
１の従来のＤＲＡＭと同じようにリフレッシュアドレス
カウンタに残しておくことができる。しかしマルチプラ
イヤ２４をこの場合は変形して、モードスイッチ手段に
よりデコードされたオートリフレッシュおよびデコード
されないオートリフレッシュを許容するようにする。
【００１２】この改善は８バンクのこの単純な例ではあ
まり重要には思えないが、６４以上のバンクシステムで
は重要である。従って本発明を単純な実施例に基づいて
説明したが、当業者であれば本発明の枠内で適切に改善
することができる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭにおけるオートリフレッシュサ
イクルを説明するブロック回路図である。
【図２】本発明によるデコード・オートリフレッシュサ
イクルを説明するブロック回路図である。
【図３】図２のマルチプレクサのブロック回路図であ
る。
【符号の説明】
１５ コマンドデコーダ １７ アドレスバッファ ２１ リフレッシュ（行）アドレスカウンタ ２４ マルチプレクサ ２５ コマンドデコーダ ２７ アドレスバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オリバー キール アメリカ合衆国 バーモント シャーロッ ト テン ストーンズ 401 (72)発明者 リチャード エム パレント アメリカ合衆国 バーモント シェルバー ネ ベイフィールド ドライヴ ５

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数の行の複数のバンクに構成されてい
    るＤＲＡＭチップにおいて、 リフレッシュアドレスカウンタと、デコード手段と、セ
    レクタとを有し、 前記リフレッシュアドレスカウンタは、オートリフレッ
    シュサイクルに対してアクティブにされるとき行アドレ
    スを発生し、 前記デコード手段は、ＤＲＡＭチップの複数バンクのど
    れを、オートリフレッシュコマンド時にリフレッシュす
    べきかをデコードし、かつリフレッシュすべきＤＲＡＭ
    のバンクを指示するバンクアドレスを発生し、 前記セレクタは、リフレッシュカウンタからの行アドレ
    スを指示する前記デコード手段に応答して、ＤＲＡＭチ
    ップのバンクのうちリフレッシュすべきバンクだけを選
    択し、ＤＲＡＭチップの他のバンクは現在の処理を継続
    することができる、ことを特徴とするＤＲＡＭチップ。
  2. 【請求項２】 アドレスバッファを有し、 前記セレクタはマルチプレクサであり、該マルチプレク
    サはリフレッシュアドレスカウンタからの行アドレス
    と、アドレスバッファからの行アドレスを受信し、 前記デコード手段は、バンクアドレスによって指示され
    たＤＲＡＭチップのバンクに対するオートリフレッシュ
    コマンドに応答して、ＲＡＳ（ＣＢＲ）前のＣＡＳモー
    ド信号を発生し、 前記マルチプレクサは、ＣＢＲ信号に応答して、リフレ
    ッシュアドレスカウンタからの行アドレスを通過させ
    る、請求項１記載のＤＲＡＭチップ。
  3. 【請求項３】 デコード手段は、オートリフレッシュコ
    マンドを受信するコマンドデコーダであり、オートリフ
    レッシュコマンドの時点でリフレッシュすべきＤＲＡＭ
    チップのバンクに対するバンクセレクト信号を直接発生
    する、請求項２記載のＤＲＡＭチップ。
  4. 【請求項４】 同期ＤＲＡＭチップである、請求項２記
    載のＤＲＡＭチップ。
  5. 【請求項５】 非同期ＤＲＡＭチップである、請求項３
    記載のＤＲＡＭチップ。
JP11089123A 1998-03-30 1999-03-30 Ｄｒａｍチップ Withdrawn JPH11312386A (ja)

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US8001698P 1998-03-30 1998-03-30
US60/080016 1998-03-30

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US (1) US6046953A (ja)
EP (1) EP0955640A3 (ja)
JP (1) JPH11312386A (ja)
KR (1) KR19990078379A (ja)
CN (1) CN1137491C (ja)
TW (1) TW422993B (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313077A (ja) * 2001-04-18 2002-10-25 Fujitsu Ltd 半導体記憶装置
KR100437610B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치
KR100481923B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100481918B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
US6906976B2 (en) 2002-12-26 2005-06-14 Hynix Semiconductor Inc. Auto refresh control circuit of semiconductor memory device
JP2005317196A (ja) * 2004-04-29 2005-11-10 Samsung Electronics Co Ltd 特定バンクに対する自動リフレッシュ機能を有する半導体メモリ装置
JP2006031929A (ja) * 2004-07-21 2006-02-02 Samsung Electronics Co Ltd 同期式メモリ装置及びその動作方法並びにメモリシステム
WO2007013340A1 (ja) * 2005-07-26 2007-02-01 Elpida Memory Inc. 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法
JP2007128635A (ja) * 2005-10-17 2007-05-24 Qimonda Ag ダイナミックランダムアクセスメモリの指定自動リフレッシュ
JP2007226934A (ja) * 2006-02-23 2007-09-06 Hynix Semiconductor Inc 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ
US7286440B2 (en) 2004-07-27 2007-10-23 Hynix Semiconductor, Inc. Pseudo SRAM with common pad for address pin and data pin
KR100805359B1 (ko) * 2001-04-03 2008-02-20 주식회사 하이닉스반도체 다이내믹 메모리내의 리프레시 메커니즘

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6587918B1 (en) * 1998-11-19 2003-07-01 Micron Technology, Inc. Method for controlling refresh of a multibank memory device
US6298413B1 (en) 1998-11-19 2001-10-02 Micron Technology, Inc. Apparatus for controlling refresh of a multibank memory device
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
KR100680942B1 (ko) * 2001-06-28 2007-02-08 주식회사 하이닉스반도체 반도체 메모리의 셀프-리프레쉬 장치
US7139893B2 (en) * 2001-10-30 2006-11-21 Micron Technology, Inc. Transparent SDRAM in an embedded environment
US20040167883A1 (en) * 2002-12-06 2004-08-26 Attensity Corporation Methods and systems for providing a service for producing structured data elements from free text sources
TWI260019B (en) 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
US7184350B2 (en) * 2004-05-27 2007-02-27 Qualcomm Incorporated Method and system for providing independent bank refresh for volatile memories
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode
KR100634440B1 (ko) * 2004-11-05 2006-10-16 삼성전자주식회사 오토-리프레쉬 명령에 선별적으로 동작하는 디램, 그것의오토-리프레쉬 동작을 제어하는 메모리, 디램 및 메모리를포함한 메모리 시스템, 그리고 그것의 동작 방법들
KR100826648B1 (ko) 2006-01-09 2008-05-06 주식회사 하이닉스반도체 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를위한 내부로우어드레스 생성회로
KR100899394B1 (ko) * 2007-10-31 2009-05-27 주식회사 하이닉스반도체 리프래쉬 제어 회로
KR100914298B1 (ko) 2007-12-28 2009-08-27 주식회사 하이닉스반도체 셀프리프레시 회로
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
CN103632708B (zh) * 2012-08-28 2016-08-10 珠海全志科技股份有限公司 同步动态随机存储器的自刷新控制装置及方法
CN108231109B (zh) * 2014-06-09 2021-01-29 华为技术有限公司 动态随机存取存储器dram的刷新方法、设备以及系统
US9978440B2 (en) * 2014-11-25 2018-05-22 Samsung Electronics Co., Ltd. Method of detecting most frequently accessed address of semiconductor memory based on probability information
WO2016176807A1 (zh) 2015-05-04 2016-11-10 华为技术有限公司 一种dram刷新方法、装置和系统
KR102512897B1 (ko) * 2018-01-11 2023-03-23 에스케이하이닉스 주식회사 반도체 장치와 그를 포함하는 반도체 시스템

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04109488A (ja) * 1990-08-29 1992-04-10 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR0135699B1 (ko) * 1994-07-11 1998-04-24 김주용 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100805359B1 (ko) * 2001-04-03 2008-02-20 주식회사 하이닉스반도체 다이내믹 메모리내의 리프레시 메커니즘
JP2002313077A (ja) * 2001-04-18 2002-10-25 Fujitsu Ltd 半導体記憶装置
KR100437610B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치
KR100481923B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100481918B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
US6906976B2 (en) 2002-12-26 2005-06-14 Hynix Semiconductor Inc. Auto refresh control circuit of semiconductor memory device
JP2005317196A (ja) * 2004-04-29 2005-11-10 Samsung Electronics Co Ltd 特定バンクに対する自動リフレッシュ機能を有する半導体メモリ装置
JP2006031929A (ja) * 2004-07-21 2006-02-02 Samsung Electronics Co Ltd 同期式メモリ装置及びその動作方法並びにメモリシステム
JP4559318B2 (ja) * 2004-07-21 2010-10-06 三星電子株式会社 同期式メモリ装置及びその動作方法並びにメモリシステム
US7286440B2 (en) 2004-07-27 2007-10-23 Hynix Semiconductor, Inc. Pseudo SRAM with common pad for address pin and data pin
WO2007013340A1 (ja) * 2005-07-26 2007-02-01 Elpida Memory Inc. 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法
JP2007128635A (ja) * 2005-10-17 2007-05-24 Qimonda Ag ダイナミックランダムアクセスメモリの指定自動リフレッシュ
JP2007226934A (ja) * 2006-02-23 2007-09-06 Hynix Semiconductor Inc 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ
US8072829B2 (en) 2006-02-23 2011-12-06 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism

Also Published As

Publication number Publication date
EP0955640A2 (en) 1999-11-10
TW422993B (en) 2001-02-21
CN1137491C (zh) 2004-02-04
KR19990078379A (ko) 1999-10-25
CN1232266A (zh) 1999-10-20
EP0955640A3 (en) 2000-01-19
US6046953A (en) 2000-04-04

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