JP4559318B2 - 同期式メモリ装置及びその動作方法並びにメモリシステム - Google Patents

Description

本発明は、ダイナミック半導体メモリ装置（ＤＲＡＭ；Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）及びシステムに関するもので、特にバンクごとオートリフレッシュ動作を実行する装置においてセルフリフレッシュモードへ転換する方法及び装置に関する。

ＤＲＡＭ装置は、デジタルデータをリード／ライトするデジタルシステムにおいてよく見られる。ＤＲＡＭ装置と名付けられた理由は、各メモリセルのデータをリードして周期的にリフレッシュしないと記録されたデータを失うからである。最近の同期式ＤＲＡＭ装置（ＳＤＲＡＭ）は、一般的に「オートリフレッシュ（ａｕｔｏ−ｒｅｆｒｅｓｈ）」モードを用いて、外部メモリ制御器によってオートリフレッシュ動作が開始されるごとにＤＲＡＭメモリセルアレイの一ロウをリフレッシュする。内部リフレッシュロウカウンタは、一連のオートリフレッシュ動作のためにロウをカウントし、アレイの下端に至ると上端に戻る。このようにＤＲＡＭメモリ制御器は、アレイが安定的なデータを保持するように、指定される最大の時間内であらゆるロウがリフレッシュされる限り、ＤＲＡＭ装置にオートリフレッシュ命令を下す時間に対して若干の融通性を有する。

一般的なＳＤＲＡＭ装置は複数のメモリバンクを含んでおり、どのバンクが動作を受けなければならないのかを決める動作とともに、上位ロウアドレス情報がＳＤＲＡＭに供給される。この装置の一部は、バンクアドレスがオートリフレッシュ命令とともに供給されるようにし、次に、前記バンクアドレスによって指定されたバンクで現在のリフレッシュロウに対するオートリフレッシュ動作を実行して、選択されてないバンクではデータアクセス動作が同時に実行される。このような装置を、ここではバンク毎のリフレッシュＰＢＲ ＳＤＲＡＭ装置とも言う。本出願の発明者は新しい（ＰＢＲ）ＳＤＲＡＭ構造及び駆動方法を開示するとともに、米国特許出願第11/105,169号を出願しており、ここに参照文献として挙げられる。

一般的なＳＤＲＡＭ装置は、また「セルフリフレッシュ」モードを含む。一般的に、セルフリフレッシュモードでは、ＳＤＲＡＭ装置が起動されるまでバス（ｂｕｓ）命令に応答しない低電力状態に進入する。セルフリフレッシュモードでは、ＳＤＲＡＭ装置は内部タイミングに基づいて、メモリ装置に記録されたデータを保持するのに十分なリフレッシュ動作を実行する。

本発明の目的は、例えば、すべてのメモリセルアレイバンクの同一リフレッシアドレスに対するオートリフレッシ動作が終了する前にセルフリフレッシ命令が発生された場合にセルフリフレッシ動作に安定的に進入する半導体メモリ装置を提供することにある。

本発明の半導体メモリ装置は、現在のリフレッシュロウに対してあらゆるバンクがリフレッシュされているか否かに関係なく、オートリフレッシュサイクルの任意の時点でセルフリフレッシュ方法に転換するためのロジッグを含む、セルフリフレッシュモードからのメリットを有することができる。可能であるメリットとしては、装置ごとに特定のメモリ制御器を必要とする場合が少なくなるとともに、メモリ装置の融通性が増え、セルフリフレッシュモードへの転換のタイミングも良くなる。

本発明の一側面によると、マルチバンクメモリ装置を駆動する方法が開示される。前記方法は、外部リフレッシュバンクアドレスを受信する段階、及び前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階を含む。前記メモリ装置は、パワーダウン命令に応答してセルフリフレッシュモードに進入する。セルフリフレッシュモードで初めて現在のロウを新しいロウにアップデートする前に、メモリ装置は、あらゆるメモリセルアレイバンク内の現在のロウに対するオートリフレッシュ動作を実行する。例えば、一つ以上のバンクがセルフリフレッシュモードに進入する前にオートリフレッシュになっていても現在のロウに対してリフレッシュ動作が実行されてないバンクの前記現在のロウをリフレッシュしたり、現在のロウに対してあらゆるバンクをリフレッシュしたりすることによって、あらゆるメモリセルアレイバンクの現在のロウに対するオートリフレッシュ動作を（必要な場合に）完了させる。現在のロウに対するリフレッシュ動作を完了させるための多様な実施形態が提示される。

本発明の他の側面によると、同期式メモリ装置が開示されている。前記同期式メモリ装置は、複数ｎの独立的なアドレス指定が可能のメモリセルアレイバンク、あらゆるメモリセルアレイバンクに現在のリフレッシュロウを指定するためのリフレッシュアドレス発生器、及びリフレッシュ動作のために外部から供給されるバンクアドレスを受信し、前記バンクアドレスに対応するメモリセルアレイバンクにリフレッシュ動作を適用するバンクアドレス回路を含む。リフレッシュバンクアドレスカウンタは、リフレッシュ動作が複数のメモリセルアレイバンクのそれぞれに現在のリフレッシュロウに対するアドレスが指定される際、リフレッシュアドレス発生器に新しいリフレッシュロウアドレスが発生するように信号を送る。セルフリフレッシュ回路は、セルフリフレッシュモードでメモリセルアレイバンクにリフレッシュ動作を適用させる。セルフリフレッシュ回路は、セルフリフレッシュモードに進入する時、及び現在のリフレッシュロウを新しいロウにアップデートする前にあらゆるメモリセルアレイバンクの現在のリフレッシュロウに対してリフレッシュ動作を完了させる回路を含む。

本発明のメモリ装置は、特定のメモリ制御器を必要とする場合をできるだけ少なくするとともにリフレッシュ動作にもっと融通性を持たせ、セルフリフレッシュモードへの転換のためのタイミングも良くする。

セルフリフレッシュ回路は、以下において例示するような多様な特定の実施形態として実現され得る。

本発明の他の側面は、提示されたメモリ装置に有用なメモリ制御器、メモリモジュール及びメモリシステムをも含む。

図１Ａは、ダイナミック半導体メモリ装置（ＳＤＲＡＭ）１００の構成を示すブロック図である。メモリセルアレイ１０は、複数のメモリセルアレイバンク１０−１〜１０−ｎを含み、ここで、ｎは１より大きな任意の数とすることができ、一般的には２のべき乗個である。それぞれのバンクは、複数のメモリセルＭＣを含んで、それぞれのメモリセルは該当分野で知られているように、複数のビットラインＢＬの中の一つと複数のワードラインＷＬの一つに接続される。

ロウアドレスデコーダ回路１２は、供給されたロウアドレスｒａｄｄａに基づいて、それぞれメモリ動作のためにメインワードラインの中から一つを選択する。それぞれのメインワードラインは、制御回路（図示せず）を介して複数のワードラインＷＬに接続される。ロウアドレスデコーダ回路１２は、複数のロウアドレスデコーダ１２−１〜１２−ｎを含み、それぞれのデコーダはそれぞれのメモリセルアレイバンク１０−１〜１０−ｎのワードラインを活性化させる。複数のバンク選択信号ｂａ１〜ｂａｎは、ロウアドレスデコーダの中からどのロウアドレスデコーダがロウアドレスｒａｄｄａに応答するかを決める。

コラムアドレスデコーダ回路１４は、メモリをリード／ライト動作する間にリード／ライトされるビットラインをコラムアドレスｃａｄｄに基づいて選択する。コラムアドレスデコーダ回路１４は、複数のコラムアドレスデコーダ１４−１〜１４−ｎを含み、それぞれのデコーダはそれぞれのメモリセルアレイバンク１０−１〜１０−ｎのビットラインを選択する。

リフレッシュアドレス発生器２８は、新しいリフレッシュロウアドレスが発生しなければならない場合、カウンティング信号ｃｎｔを受信する。リフレッシュアドレス発生器２８は、現在のリフレッシュロウアドレスＲＡＤＤを選択器３０に供給する。

アドレスラッチ３２は、複数の外部アドレス信号ＡＤＤと複数の外部バンクアドレス信号ＢＡを受信する。オートリフレッシュ命令信号ＡＲＥＦ、アクティブ信号ＡＣＴ、ライト信号ＷＲ及びリード信号ＲＤは、アドレス信号ＡＤＤとバンクアドレス信号ＢＡを解釈する方法を決める。活性化命令の間に、アドレス信号ＡＤＤは、ラッチされてロウアドレスｒａｄｄとして選択器３０に供給されて、バンクアドレス信号ＢＡは、ラッチされてバンクアドレスｉｂａ１として第１スイッチ３４に供給される。リードまたはライト命令の間には、アドレス信号ＡＤＤ（及びバンクアドレス信号ＢＡ）は、ラッチされてコラムアドレスｃａｄｄとしてコラムアドレスデコーダ回路１４に供給される。オートリフレッシュ命令の間には、バンクアドレス信号ＢＡがラッチされてバンクアドレスｉｂａ１として第１スイッチ３４に供給される。

命令語デコーダ２０は、外部の命令信号ＣＯＭを受信してアクティブ信号ＡＣＴ、ライト信号ＷＲ、リード信号ＲＤ、オートリフレッシュ命令信号ＡＲＥＦ及びパワーダウン信号ＰＤ（ｐｏｗｅｒ−ｄｏｗｎ ｓｉｇｎａｌ）を含む多様な制御信号を発生する。オートリフレッシュ命令とパワーダウン命令が共に受信されると、命令語デコーダ２０は、パワーダウン信号ＰＤを活性化してセルフリフレッシュ制御信号発生器２２に供給する。

セルフリフレッシュ制御信号発生器２２は、メモリ装置がセルフリフレッシュモードに進入する際、セルフリフレッシュ制御信号ＳＲＥＦを活性化する。すなわち、パワーダウン信号ＰＤが活性化される際、メモリ装置は、セルフリフレッシュ動作に進入する。セルフリフレッシュ制御信号ＳＲＥＦは、第１スイッチ３４、クロック発生器２４、選択器３０及び第２スイッチ４０を含んだ多くのブロックに供給される。

クロック発生器２４は、ＳＤＲＡＭがリフレッシュモードにあってセルフリフレッシュ制御信号ＳＲＥＦがイネーブルされる際、リフレッシュクロック信号ＳＣＬＫを発生する。リフレッシュクロック信号ＳＣＬＫは、リフレッシュクロック信号ＳＣＬＫのサイクルごとにバンクアドレス発生器２６にセルフリフレッシュバンクアドレスｉｂａ２を発生させる。例えば、リフレッシュクロック信号ＳＣＬＫは、バンクアドレス発生器２６がそれぞれのバンク１０−１〜１０−ｎのアドレスを順次に指定する所定の繰り返し順にセルフリフレッシュバンクアドレスｉｂａ２を発生する。

第１スイッチ３４は、バンクアドレスｉｂａ、ｉｂａ２とセルフリフレッシュ制御信号ＳＲＥＦを受信する。セルフリフレッシュ制御信号ＳＲＥＦが活性化されてないと、バンクアドレスｉｂａ１は、バンクアドレスｉｂａとして第１スイッチ３４を通る。セルフリフレッシュ制御信号ＳＲＥＦが活性化されると、バンクアドレスｉｂａ２は、バンクアドレスｉｂａとして第１スイッチ３４を通る。

バンクアドレスデコーダ３６は、バンクアドレスｉｂａをデコーディングしてバンク選択信号ｂａ１〜ｂａｎの中の適切なバンク選択信号を活性化する。

選択器３０は、現在のリフレッシュアドレスＲＡＤＤおよびアドレスラッチ出力アドレスｒａｄｄのどちらかをロウアドレスｒａｄｄａとしてロウアドレスデコーダ回路１２に伝達する。オートリフレッシュ制御信号ＡＲＥＦ及びセルフリフレッシュ制御信号ＳＲＥＦは、選択信号として選択器３０に供給される。この場合、二つの信号ＡＲＥＦ、ＳＲＥＦの中の一つが活性化されると、ロウデコーダ１２へのアドレスｒａｄｄａとして現在のリフレッシュロウアドレスＲＡＤＤまたはロウアドレスｒａｄｄが選択される。

第２スイッチ４０は、オートリフレッシュ命令信号ＡＲＥＦまたはセルフリフレッシュ制御信号ＳＲＥＦに基づいて、それぞれのバンク選択信号ｂａ１ないしｂａｎをバッファリングされたバンク選択信号ｂｂａ１ないしｂｂａｎとして伝送する。オートリフレッシュ命令信号ＡＲＥＦとセルフリフレッシュ制御信号ＳＲＥＦとの中から一つが活性化されると、第２スイッチ４０は、それぞれのバンク選択信号を対応するバッファリングされたバンク選択信号線に出力する。

カウンティング制御信号発生器３８は、バッファリングされたバンク選択信号ｂｂａ１ないしｂｂａｎを受信する。それぞれのバッファリングされたバンク選択信号が現在のリフレッシュロウに対して活性化されると、カウンティング制御信号発生器３８は、カウンティング信号ｃｎｔを活性化して、リフレッシュアドレス発生器２８に現在のリフレッシュロウを新しいロウにアップデートさせる。カウンティング信号ｃｎｔは、クロック発生器２４にも供給することができる。

データ入力バッファ１６は、ライト信号ＷＲが活性化された際、外部データバスからデータ信号ＤＩＮを受信し、データ信号ｄｉｎをメモリアレイ１０に供給する。データ出力バッファ１８は、リード信号ＲＤが活性化された際、メモリアレイ１０からデータ信号ｄｏｕｔを受信して、データ信号ＤＯＵＴを外部データバスに供給する。

図１Ｂには、他の構成のＳＤＲＡＭ１００’が示されている。ＳＤＲＡＭ１００’は、デコーディングされた命令ＡＲＥＦの代わりに、専用の外部リフレッシュ信号ＥＲＥＦがオートリフレッシュ動作の実行時を決めるということを除いてはＳＤＲＡＭ１００と同じである。以降の図面は、オートリフレッシュ命令信号ＡＲＥＦ及び外部リフレッシュ命令信号ＥＲＥＦが同様な作用をするという仮定の下で、ＳＤＲＡＭ１００、１００’の構成及び動作を示している。

図２は、カウンティング制御信号発生器３８の実施形態を示す。カウンティング制御信号発生器３８は、ラッチ回路ＬＡ１〜ＬＡｎを含む。それぞれのラッチ回路は、対応するバッファリングされたバンクアドレス信号ｂｂａ１〜ｂｂａｎを受信して、一つの入力をｎ入力ＮＯＲゲートＮＯＲ１に供給する。ＮＯＲゲートＮＯＲ１は、カウンティング信号ｃｎｔを発生する。このカウンティング信号ｃｎｔは、それぞれのラッチ回路にリセット信号としてフィードバックされる。

それぞれのラッチ回路は、２個のｎチャンネルＭＯＳＦＥＴトランジスタＮ１、Ｎ２、及び入出力が互いに接続されている２個のインバータＩ１、Ｉ２で形成されたラッチＬを含む。トランジスタＮ１は、バッファリングされたバンクアドレスが活性化される際、ラッチＬをバッファリングされたバンクアドレス信号に接続する分離トランジスタとして動作する。バッファリングされたバンクアドレスが活性化されると、ラッチＬはその出力がロウの状態になる。バッファリングされたバンクアドレス信号が全て活性化されると、ＮＯＲゲートＮＯＲ１のあらゆる入力がロウとなって、ＮＯＲゲートＮＯＲ１はカウンティング信号ｃｎｔをハイに活性化する。

それぞれのラッチ回路において、トランジスタＮ２はプルダウン（ｐｕｌｌ−ｄｏｗｎ）構造でラッチＬの入力に接続されて、カウンティング信号ｃｎｔがトランジスタＮ２にゲート信号として供給される。従って、カウンティング信号ｃｎｔが活性化されると、ラッチＬはラッチ回路の出力がハイ状態となって、カウンティング制御信号発生器３８がリセットされてカウンティング信号ｃｎｔが非活性化される。

図３は、バンクアドレス００、０１、１０、１１を有する４個のバンクメモリアレイを仮定して、図２のカウンティング制御信号発生器３８を含むＳＤＲＡＭ１００、１００’の動作を説明するタイミング図である。期間Ｔ１において、メモリ装置はノーマルモードにあって、オートリフレッシュ命令と活性化モード命令（図示せず）に応答する。リフレッシュアドレス発生器２８は、現在のリフレッシュロウアドレスＲＡＤＤを０…０１１１値として発生する。期間Ｔ１において、第１オートリフレッシュ命令は、値００のバンクアドレスＢＡをともなって供給され、バンクアドレスＢＡは、内部バンクアドレスｉｂａ１としてアドレスラッチ３２によってラッチされる。セルフリフレッシュ制御信号ＳＲＥＦがロウであるため、バンクアドレスｉｂａ１はバンクアドレスデコーダ３６に伝達される。バンクアドレスデコーダ３６は、値００のバンクアドレスｉｂａ１をデコーディングし、バンクアドレス選択信号ｂａ１を活性化する。オートリフレッシュ命令信号ＡＲＥＦが活性化されると、第２スイッチ４０が活性化されてカウンティング制御信号発生器３８に信号ｂｂａ１をラッチさせる。また、オートリフレッシュ命令信号ＡＲＥＦが活性化されると、選択器３０が現在のリフレッシュロウアドレス０…０１１１をロウアドレスデコーダ１２に伝送する。結果的に、バンク１０−１内のロウ０…０１１１がリフレッシュされる。

また、期間Ｔ１において、第２オートリフレッシュ命令が値０１のバンクアドレスＢＡをともなって供給される。類似な応答によって、カウンティング制御信号発生器３８が信号ｂｂａ２をラッチし、バンク１０−２のロウ０…０１１１がリフレッシュされる。

オートリフレッシュ命令信号ＡＲＥＦの３回目の活性化の前に、パワーダウン命令が印加され、パワーダウン信号ＰＤが論理ハイ状態となる。これにより、セルフリフレッシュ制御信号発生器２２は、メモリ装置が低電力状態に置かれていることを認識して、セルフリフレッシュ制御信号ＳＲＥＦを活性化しクロック発生器２４に供給する。これによって、期間Ｔ１が終了し、メモリ装置がセルフリフレッシュモードで動作する期間Ｔ２が始まる。セルフリフレッシュモードに進入する際、４個のバンクの中で２個のバンク１０−１、１０−２だけが現在のリフレッシュロウに対してリフレッシュされていることに注意すべきである。

クロック発生器２４は、第１セルフリフレッシュ制御信号ＳＣＬＫをバンクアドレス発生器２６に供給することによって、セルフリフレッシュ制御信号ＳＲＥＦの活性化に応答する。バンクアドレス発生器２６は、値００を有する第１内部バンクアドレスｉｂａ２を発生する。セルフリフレッシュ制御信号ＳＲＥＦがハイであるために、第１内部バンクアドレスｉｂａ２は、値００をデコーディングしてバンクアドレス選択信号ｂａ１を活性化するバンクアドレスデコーダ３６に出力される。セルフリフレッシュ制御信号ＳＲＥＦが活性化されると、第２スイッチ４０が活性化されて、カウンティング制御信号発生器３８に信号ｂｂａ１を再びラッチさせる（信号ｂｂａ１は、すでにラッチされている）。また、セルフリフレッシュ制御信号ＳＲＥＦが活性化されると、選択器３０は現在のリフレッシュロウアドレス００…０１１１をロウアドレスデコーダ１２に伝送する。結果的に、今度はセルフリフレッシュモードでバンク１０−１のロウ００…０１１１がまたリフレッシュされる。

また、期間Ｔ２において、セルフリフレッシュ制御信号ＳＣＬＫの２回目の活性化に応じて、バンクアドレス発生器２６は、０１のバンクアドレスを発生する。類似な応答によって、カウンティング制御信号発生器３８は、信号ｂｂａ２を再びラッチして、バンク１０−２のロウ００…０１１１がさらにリフレッシュされる。

セルフリフレッシュ制御信号ＳＣＬＫの３回目の活性化に応じて、バンクアドレス発生器２６は、１０のバンクアドレスを発生する。類似な応答によって、カウンティング制御信号発生器３８は、信号ｂｂａ３をラッチし、バンク１０−３のロウ００…０１１１がリフレッシュされる。

セルフリフレッシュ制御信号ＳＣＬＫの４回目の活性化に応じて、バンクアドレス発生器２６は、１１のバンクアドレスを発生する。類似な応答によって、カウンティング制御信号発生器３８は、信号ｂｂａ４をラッチして、バンク１０−４のロウ００…０１１１がリフレッシュされる。

４回にわたるセルフリフレッシュ制御信号ＳＣＬＫの活性化の後に、あらゆるバンク内で現在のリフレッシュロウ０・・・０１１１がリフレッシュされて、カウンティング制御信号発生器３８のあらゆる４個のラッチ回路はそれぞれのバンクアドレス選択信号をラッチしたことに注意すべきである。これによって、カウンティング制御信号発生器３８がカウンティング信号ｃｎｔを活性化して、自分をリセットしリフレッシュアドレス発生器２８を次のリフレッシュロウアドレスＲＡＤＤ（０…１０００の値を有する）に進行させる。新しい期間Ｔ３が始まって、この期間において、あらゆるバンクの新しいロウアドレスがセルフリフレッシュモードでリフレッシュされる。

前述の実施形態から分かるように、パワーダウン命令が発生した際、オートリフレッシュ動作が現在のロウで中断されるのとは関係なく（そして、バンクが現在のロウに対するオートリフレッシュ動作でアドレス指定される手順とは関係なく）、あらゆるバンクに対して適切なリフレッシュ動作が保障される。

時間が経ち、現在のロウについてリフレッシュすべきバンクが一つ残った際、パワーダウン命令が発生すると最悪の状況が起きてしまう。メモリ制御器が従うタイミングによって、残ったバンクがホールド時間に接近する。図４及び５はこのようなタイミングを扱うための第１実施形態に対する変形を現わす。

図４は、オートリフレッシュクロック基準器５０、セルフリフレッシュクロック基準器５２、ＮＯＲゲートＮＯＲ２及びインバータＩ３を含む代案的なセルフリフレッシュクロック発生器２４’を示す。クロック基準器５０、５２は、セルフリフレッシュ制御信号ＳＲＥＦ及びカウンティング信号ｃｎｔを受信する。オートリフレッシュクロック基準器５０は、セルフリフレッシュ制御信号ＳＲＥＦが活性化されるとイネーブルされて、その後、カウンティング信号ｃｎｔが活性化されるとディセーブルされる。オートリフレッシュクロック基準器５０は、イネーブルされるとクロック信号ａｃｌｋを発生する。セルフリフレッシュクロック基準器５２は、セルフリフレッシュ制御信号ＳＲＥＦ及びカウンティング信号ｃｎｔが同時に活性化されるまでディセーブルされた後に、セルフリフレッシュ制御信号ＳＲＥＦが非活性化されるまでイネーブルされる。セルフリフレッシュクロック基準器５２は、イネーブルされるとクロック信号ｓｃｌｋを発生する。

ＮＯＲゲートＮＯＲ２は、クロック信号ａｃｌｋ、ｓｃｌｋを受信して出力をインバータＩ３に供給する。インバータＩ３の出力は、セルフリフレッシュクロック信号ＳＣＬＫである。従って、動作中に、クロック信号ａｃｌｋまたはクロック信号ｓｃｌｋ上でポジティブクロックパルスがセルフリフレッシュ制御信号ＳＣＬＫ上でポジティブクロックパルスを生成することになる。

図５は、他のセルフリフレッシュクロック発生器２４’を含む図１Ａ／１Ｂの実施形態の例示的なタイミング図である。図５は、第１期間Ｔ１が終わる際、パワーダウン信号ＰＤが活性化されるまでは図３に従う。その時点では、オートリフレッシュクロック基準器５０がイネーブルされて４個の連続的なクロックパルスを発生し４回のセルフリフレッシュ動作を開始させる。４回のセルフリフレッシュ動作でセルフリフレッシュ動作に進入する直前の期間Ｔ１において、オートリフレッシュ動作のための現在のロウアドレス００…０１１１と同一である現在ロウアドレス００…０１１１に対して連続的に４個のバンクをアドレス指定する。４個のバンクがリフレッシュされた後、カウンティング制御信号発生器３８は、カウンティング信号ｃｎｔをリフレッシュアドレス発生器２８及びセルフリフレッシュクロック発生器２４’に出力する。カウンティング信号ｃｎｔに応答して、オートリフレッシュクロック基準器５０はデ−スエイブルされ、セルフリフレッシュクロック基準器５２はイネーブルされる。その後、セルフリフレッシュクロック基準器５２は、期間Ｔ３において、そして、その後において、セルフリフレッシュクロックサイクルを開始する。

セルフリフレッシュクロック発生器２４’によって追加された柔軟性は、ロウ００…０１１１に対するリフレッシュ動作が比較的に早く完了することができ、ノーマルセルフリフレッシュ動作を標準リフレッシュの速度で、次のリフレッシュロウで始めることができる。図３と図５を比べると、初めの４個のセルフリフレッシュサイクルは、速度ｔ１で完了され、次のセルフリフレッシュサイクルはより遅い速度ｔ２で起きる。

図６Ａ及び６Ｂは、それぞれ第２実施形態によるＳＤＲＡＭ２００、２００’を示すブロック図である。ＳＤＲＡＭ２００、２００’は全般的にＳＤＲＡＭ１００、１００’と類似である。ＳＤＲＡＭ装置１００、１００’とＳＤＲＡＭ２００、２００’との同様なところの説明は省略する。

図１Ａのいくつかの要素、すなわちバンクアドレス発生器２６及び第１スイッチ３４は図６Ａ及び６Ｂに含まれていない。従って、内部バンクアドレスｉｂａ１は、バンクアドレスデコーダ３６からの唯一の入力である。

バンクアドレス発生器の代わり、図６Ａはセルフリフレッシュ制御信号ＳＣＬＫによって駆動する設定回路６０を含む。設定回路６０は、一つの出力がそれぞれのバンク選択信号ｂａ１〜ｂａｎに接続されている。セルフリフレッシュ制御信号ＳＣＬＫが供給されると、設定回路６０は、それぞれのバンク選択信号を活性化してあらゆるバンクの該当するフレッシュロウが同時にリフレッシュされるようにする。

スイッチ４０は、あらゆるバンク選択信号をカウンティング制御信号発生器３８に伝達してセルフリフレッシュサイクルごとにカウンティング信号ｃｎｔが活性化されるようにする。

図７は、遅延手段ＤＬＣ、ＮＯＲゲートＮＯＲ３及びｎ個のｐチャンネルトランジスタＰ１ないしＰｎを含む設定回路６０の可能な構造を示す。ＮＯＲゲートＮＯＲ３の一つの入力と遅延手段ＤＬＣの入力においてセルフリフレッシュ制御信号ＳＣＬＫが受信される。遅延手段ＤＬＣの出力、すなわちセルフリフレッシュ制御信号ＳＣＬＫの遅延された信号は、ＮＯＲゲートＮＯＲ３の他の入力に供給される。遅延手段ＤＬＣの遅延時間は、セルフリフレッシュ制御信号ＳＣＬＫのポジティブパルス時間よりも小さく設計される。これによって、元のパルスが活性化されているうちにポジティブのセルフリフレッシュ制御信号ＳＣＬＫのパルスが遅延手段ＤＬＣの出力に現われるようになる。その結果として、延長されたネガティブのパルスがＮＯＲゲートＮＯＲ３の出力のノードｂに現われる。

ノードｂは、それぞれのｐチャンネルトランジスタＰ１〜Ｐｎのゲートに接続される。それぞれのｐチャンネルトランジスタは、ポジティブ電源電圧とそれぞれのバンク選択信号ラインｂａ１〜ｂａｎとの間に接続される。したがって、ＮＯＲゲートＮＯＲ３がノードｂをロウとする際、それぞれのｐチャンネルトランジスタが活性化されてそれぞれのバンク選択信号ラインをポジティブ電源電圧に接続する。

図８はＳＤＲＡＭ２００、２００’の例示的なタイミング図である。以前のタイミング例と同じく、パワーダウン信号ＰＤが発生する際、バンク１０−１、１０−２のロウアドレス００…０１１１のロウに対するオートリフレッシュ動作が終了する。セルフリフレッシュ制御信号発生器２２がセルフリフレッシュ制御信号ＳＲＥＦを活性化させると、クロック発生器２４はセルフリフレッシュ制御信号ＳＣＬＫを発生し、設定回路６０はバンク選択信号ｂａ１、ｂａ２、ｂａ３、ｂａ４を同時に活性化することによって応答する。これによって、４個のバンク１０−１、１０−２、１０−３、１０−４の全てがオートリフレッシュ動作で選択されたロウアドレス０・・・０１１１に対して同時にリフレッシュされる。スイッチ４０は、４個のバンク選択信号の全てをバッファリングされたバンク選択信号ｂｂａ１〜ｂｂａ４としてカウンティング制御信号発生器３８に伝送する。カウンティング制御信号発生器３８は、カウンティング信号ｃｎｔのポジティブパルスを発生して自己をリセットし、リフレッシュアドレス発生器２８に０…１０００の値を有する新しいロウアドレスＲＡＤＤを発生させる。それぞれのセルフリフレッシュサイクルＴ２’、Ｔ３’、Ｔ４’などは一度に４個のバンクをリフレッシュさせ、Ｔ２’はセルフリフレッシュモードへの進入の際、オートリフレッシュされていたロウに対してあらゆるバンクを同時にリフレッシュさせる。

図９Ａ及び９Ｂは、デコーディングされたリフレッシュ命令と外部リフレッシュ信号による本発明の第３実施形態のＳＤＲＡＭをそれぞれに示す。図９ＡのＳＤＲＡＭは、図７の設定回路６０と同じく設定回路６０’を具備する。図４に示されたように、セルフリフレッシュクロック発生器２４’が使われて、クロック信号ａｃｌｋ、ｓｃｌｋが出力信号として供給される。クロック信号ａｃｌｋは設定回路６０’に伝達して、クロック信号ｓｃｌｋはバンクアドレス発生器２６に伝達される。

図１０は、ＳＤＲＡＭ３００、３００’の動作を説明するためのタイミング図である。上記のタイミング形態と同じく、パワーダウン命令が発生する際、バンク１０−１、１０−２内のロウアドレス００…０１１１に対するオートリフレッシュ動作が完了する。セルフリフレッシュ制御信号発生器２２がセルフリフレッシュ制御信号ＳＲＥＦを活性化させると、クロック発生器２４’は、クロック信号ａｃｌｋ上でポジティブパルスを発生する。図８でのように、このポジティブパルスは設定回路６０’があらゆるバンク選択信号を活性化させるようにする。これによって、４個のバンク１０−１ないし１０−４の全ては期間Ｔ２’の間にロウアドレス００…０１１１が同時にリフレッシュされる。スイッチ４０は、４個のバンク選択信号の全てをバッファリングされたバンク選択信号ｂｂａ１〜ｂｂａ４としてカウンティング制御信号発生器３８に伝送する。カウンティング制御信号発生器３８は、ポジティブパルスを有するカウンティング信号ｃｎｔを発生して自己をリセットし、リフレッシュアドレス発生器２８に期間Ｔ３において０…１０００の値を有する新しいロウアドレスＲＡＤＤを発生させる。

また、ポジティブパルスのカウンティング信号ｃｎｔは、クロック発生器２４’を制御して、クロック信号ａｃｌｋをディセーブルしてクロック信号ｓｃｌｋを発生させる。連続する４個のクロック信号ｓｃｌｋにおいて、バンクアドレス発生器２６は、あらゆるバンクアドレス００、０１、１０、１１を発生して、バンクアドレスデコーダ３６に、連続的にバンク選択信号ｂａ１、ｂａ２、ｂａ３、ｂａ４を活性化させる。よって、期間Ｔ３において、４個のクロック信号ｓｃｌｋに応じて０…１０００の値を有するロウアドレスＲＡＤＤがリフレッシュされるようにして４個のメモリバンク１０−１〜１０−４が連続的にリフレッシュされる。カウンティング制御信号発生器３８は、各バンクがリフレッシュされたことを記録し、期間Ｔ３が終わる際、カウンティング信号ｃｎｔを活性化してロウアドレスを進行させ、新しいリフレッシュロウに対してバンクアドレス発生器のサイクルを始めるようにする。

図１１は、図９Ａ及び９Ｂの設定回路及びカウンティング制御信号発生器の変形を示す。カウンティング制御信号発生器３８”は、図２のカウンティング制御信号発生器３８と同様に構成される。ラッチ回路ＬＡ１〜ＬＡｎの出力Ｓ１〜Ｓｎは、ＮＯＲ１及び設定回路６０”に伝送される。

設定回路６０”は、ｎ個のＮＡＮＤゲートＮＡ−１〜ＮＡ−ｎそれぞれから一つの入力信号を駆動するクロック信号ａｃｌｋを受信する。ＮＡＮＤゲートＮＡ−１〜ＮＡ−ｎの他の入力は、カウンティング制御信号発生器３８”からの信号Ｓ１〜Ｓｎによりそれぞれ駆動される。ＮＡＮＤゲートＮＡ−１〜ＮＡ−ｎの出力は、それぞれｐチャンネルトランジスタＰ１〜Ｐｎのゲートを駆動する。ｐチャンネルトランジスタＰ１〜Ｐｎは、図７でのように、バンク選択信号線ｂａ１〜ｂａｎに接続される。

図１２は、カウンティング制御信号発生器３８”及び設定回路６０”を使う構成におけるＳＤＲＡＭ３００、３００’の動作を示すタイミング図である。パワーダウン命令が発生したとき、第１期間Ｔ１において既に２個のオートリフレッシュ命令信号がバンクアドレス００、０１を発生させているために、ラッチＬＡ１、ＬＡ２がセットされている（ロウ出力を有する）。ラッチＬ３（図示せず）及びＬ４（例えば、図１１のＬｎ）は、セットされていないので、ハイ出力を有する。結果的に、クロック信号ａｃｌｋが活性化されると、ＮＡＮＤゲートＮＡ−３（図示せず）及びＮＡＮＤゲートＮＡ−４（例えば、図１１のＮＡ−ｎ）はロウになってトランジスタＰ３（図示せず）及びＰ４（例えば図１１のＰｎ）を活性化する。したがって、図１２に示されたように、バンク選択信号ｂａ３、ｂａ４が出力されて、第２期間Ｔ２’において、メモリバンク１０−１、１０−２を除いたメモリバンク１０−３、１０−４に対してリフレッシュ動作が実行される。これによって、リフレッシュアドレスＲＡＤＤ（０…０１１１）に対するリフレッシュ動作が完了されてカウンティング制御信号発生器３８”がカウンティング信号ｃｎｔを活性化する。カウンティング信号ｃｎｔが活性化されると、上記に説明したように動作がバンクアドレス発生器に移ってノーマルセルフリフレッシュ動作が実行される。

図１３Ａ及び１３Ｂは、それぞれのデコーディングされたリフレッシュ命令及び外部リフレッシュ信号によるＳＤＲＡＭの第４実施形態を示す。例えば、ＳＤＲＡＭ４００とＳＤＲＡＭ１００との間の主な差異点は、第１スイッチ３４’及びクロック発生器２４”の動作である。この差異点は、図１４のタイミング図を参照すると最もよく説明されている。

以前のタイミング図と同じく、バンクアドレス００、０１及び現在のリフレッシュロウに対してオートリフレッシュ命令が発生された際、パワーダウン命令の発生する例が提示される。しかしながら、図３とは異なって、セルフリフレッシュ制御信号発生器２２によるセルフリフレッシュ制御信号ＳＲＥＦの活性化は、第１スイッチ３４’が内部バンクアドレスｉｂａ２を選択するようにさせない。

代りに、第１スイッチ３４’は、アドレスラッチ３２からの内部バンクアドレスｉｂａ１を継続的に選択する。また、クロック発生器２４”は、セルフリフレッシュモードが始まる際に、セルフリフレッシュ制御信号ＳＣＬＫを発生しない。

図１３Ａ／１３Ｂの実施形態において、セルフリフレッシュモードに進入してもメモリ制御器は、現在のロウに対するリフレッシュ動作を完了するものと期待される。ＳＤＲＡＭ４００は、セルフリフレッシュモードが始まる際、期間Ｔ２２におおいてオートリフレッシュ命令信号ＡＲＥＦに継続的に応答する。従って、メモリ制御器は、セルフリフレッシュモードにおいて新しいオートリフレッシュ命令を発生しながら現在のロウに対して残りのバンクアドレス１０、１１を供給して、バンク１０−３、１０−４が０…０１１１の値を有するロウアドレスＲＡＤＤに対してリフレッシュされるようにする。

期間Ｔ２２が終わる際、カウンティング制御信号発生器３８は、あらゆるバンクが現在のリフレッシュロウに対してアドレス指定されたことを検出し、カウンティング信号ｃｎｔを活性化する。このカウンティング信号ｃｎｔは、リフレッシュアドレス発生器２８にリフレッシュアドレスＲＡＤＤを増加させ、（セルフリフレッシュ制御信号ＳＲＥＦと組合されて）クロック発生器２４”を活性化し、（セルフリフレッシュ制御信号ＳＲＥＦと組合されて）第１スイッチ３４’を内部バンクアドレスｉｂａ１の選択から内部バンクアドレスｉｂａ２の選択に転換する。この転換でメモリ装置はノーマルセルフリフレッシュモードに進入する。

図１５は、ＳＤＲＡＭ４００、４００’の他のタイミング図である。このタイミング図は、セルフリフレッシュモードに進入する際は現在のロウに対して、まだリフレッシュされてないメモリバンクの個数またはそれがどれであるか（ｉｄｅｎｔｉｔｙ）をメモリ制御器がトラッキングする必要がないことを言っている。代りに、セルフリフレッシュモードに進入した後には、メモリ制御器はそれぞれのバンクに対する一つのオートリフレッシュ命令を発生する。あらゆるバンクが現在のロウに対してアドレス指定されたために、このサイクルが終わる前に現在ロウが変わることになると、残ったオートリフレッシュサイクルは無視されることになる。

前述の実施形態で説明したメモリ装置は、メモリシステム内にメモリ制御器とともに使用されることを意図したものである。メモリ制御器は、プロセッサ（ｐｒｏｃｅｓｓｏｒ）内に集積されることができ、またはメモリとプロセッサとの間をインターフェーシングする別途の集積回路とすることができる。代表的なメモリシステムが図１６ないし１９に示されている。

図１６は、メモリ制御器６００とメモリ装置１００を含むメモリシステム５００を示している。メモリ制御器６００は、図示されたようにバス（ｂｕｓ）上に命令ＣＯＭ、バンクアドレスＢＡ及びロウ／コラムアドレスＡＤＤをメモリ装置１００に供給する。ライト命令の場合、メモリ制御器６００は、データバス上にライトデータＤｉｎをメモリ装置１００に供給する。リード命令の場合、メモリ制御器６００は、データバス上にリードデータＤｏｕｔをメモリ装置１００から受信する。メモリ制御器は、メモリ装置１００がノーマルモードである場合、バンクごとのリフレッシュ（ＰＢＲ）オートリフレッシュ命令をメモリ装置１００に供給するものと期待される。しかしながら、制御器６００は、上記で説明したようにＰＢＲサイクルの状態と関係なくメモリ装置１００をパワーダウン状態に置くことができる。勿論、メモリ装置１００は、例えば、前述で説明したメモリ装置２００または３００に入れ替えることができる。また、メモリ装置１００は、パワーダウン状態に進入した後、現在のリフレッシュロウに対するＰＢＲサイクルを完了するのに必要である付加的なオートリフレッシュ命令を供給する制御器６００とともにメモリ装置４００に入れ替えることができる。

図１６には一つのメモリ装置が示されているが、多くのメモリシステムは一つ以上のメモリモジュールを含む。図１７は、制御器６００、及びメモリ装置（例えば、上で説明された１００、２００、３００または４００）と同じタイプの複数のメモリ装置１００−１〜１００−ｎを含むメモリモジュール１００−ｍを使用するメモリシステム５５０を示している。その機能は、図１６のメモリ装置と類似して、モジュール１００−ｍのバッファ及び／又はトレース（ｔｒａｃｅｓ；図示せず）はＣＯＭ、ＢＡ及びＡＤＤ信号をそれぞれのメモリ装置１００−１〜１００−ｎに分配する。

図１６及び１７は，デコーディングされたオートリフレッシュ命令を使用するメモリシステムを示す。図１８及び１９は，メモリ制御器６００’が供給する外部オートリフレッシュ信号ＥＲＥＦを使用してオートリフレッシュ動作を開始する類似のメモリシステム５００’、５５０’を示す。メモリシステム５００’、５５０’は，前述ｎｏメモリ装置、例えばメモリ装置１００’、２００’、３００’、４００’の外部オートリフレッシュ用の形態を用いる。

当業者は、いろんな構成による変形が可能であり、あらゆる設計のパラメータが説明されていないことが十分に分かるであろう。例えば、前述した実施形態における各種の特徴が他の変形として他の実施形態とで組合されることができる。上述とともに図示された特定回路は、例示に過ぎず、殆んど場合において、異なる回路が同一または類似の機能を果たすことができる。このような変形と具現した詳細事項は、本発明の実施形態に含まれてものであり、請求範囲内にも含まれるように意図されている。また、ｎ個のメモリバンク及びバンクアドレス指定可能なオートリフレッシュ動作を含み、少なくとも一回のオートリフレッシュ動作で前記ｎ個のメモリバンクそれぞれがアドレス指定されるまで、それぞれのアドレス指定されたメモリバンクのリフレッシュロウにオートリフレッシュ動作を指定するオートリフレッシュ回路を含み、セルフリフレッシュモードに進入する際、それぞれのまだアドレス指定されてないメモリバンクの前記リフレッシュロウに対してリフレッシュ動作を完了する回路を含む、少なくとも一つのメモリユニットと、アクティブ信号を活性化し、前記メモリユニットに外部リフレッシュバンクアドレス信号を供給する制御器を具備して、前記制御器は、リフレッシュロウに対してｎ回の連続的なオートリフレッシュ動作であらゆるｎ個のバンクアドレス信号を供給し、次のリフレッシュロウに対してｎ回の後続する連続的なオートリフレッシュ動作であらゆるｎ個のバンクアドレス信号を供給するノーマルオートリフレッシュモードを有し、前記制御器は、現在のリフレッシュロウに対してｎ回の連続的なオートリフレッシュ動作を完了しなくてもセルフリフレッシュモードに進入するように信号を前記メモリユニットに送るメモリシステムとしてもよい。

第１実施形態による同期式動的半導体メモリ装置ＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 第１実施形態による同期式動的半導体メモリ装置ＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 図１Ａ及び１ＢのＳＤＲＡＭに有用なカウンティング制御信号発生器を示す図である。 図１Ａ及び１ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示すタイミング図である。 図１Ａ及び１ＢのＳＤＲＡＭに有用な他のセルフリフレッシュクロック発生器のブロック図である。 図１Ａ及び１ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示す他のタイミング図である。 第２実施形態によるＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 第２実施形態によるＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 図６Ａ及び６ＢのＳＤＲＡＭに有用な設定回路を示す図である。 図６Ａ及び６ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示すタイミング図である。 第３実施形態によるＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 第３実施形態によるＳＤＲＡＭのデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 図９Ａ及び９ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示すタイミング図である。 第３実施形態の変形によるＳＤＲＡＭを形成することにおいて、例えば図９Ａ及び９Ｂ回路に有用なカウンティング制御信号発生器及び設定回路の他の構成を示す図である。 図１１のカウンティング制御信号発生器及び設定回路を使用したＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示すタイミング図である。 第４実施形態によるＳＤＲＡＭ装置のデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 第４実施形態によるＳＤＲＡＭ装置のデコーディングされたオートリフレッシュ信号及び外部オートリフレッシュ信号によるブロック図である。 図１３Ａ及び１３ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示すタイミング図である。 図１３Ａ及び１３ＢのＳＤＲＡＭのオートリフレッシュ動作からセルフリフレッシュ動作への転換を示す他のタイミング図である。 デコーディングされたオートリフレッシュ命令を使用する実施形態によるメモリシステムの説明図である。 デコーディングされたオートリフレッシュ命令、及び複数のメモリ装置を含むメモリモジュールを使用する実施形態によるメモリシステムの説明図である。 外部オートリフレッシュ信号を使用する実施形態のメモリシステムを示す図である。 外部オートリフレッシュ信号及びメモリモジュールを使用する実施形態のメモリシステムを示す図である。

符号の説明

１０：メモリセルアレイバンク
１２：ロウデコーダ
１４：コラムデコーダ
１６：データ入力バッファ
１８：データ出力バッファ
２０：命令語デコーダ
２２：セルフリフレッシュ制御信号発生器
２４、２４’、２４”：クロック発生器
２６、２６’：バンクアドレス発生器
２８：リフレッシュアドレス発生器
３０：選択器
３２：アドレスラッチ
３４、３４’：第１スイッチ
３６：バンクアドレスデコーダ
３８：カウンティング制御信号発生器
４０：第２スイッチ
５０：オートリフレッシュクロック基準器
５２：セルフリフレッシュクロック基準器
６０、６０’：設定回路
１００、１００’：メモリ装置
６００、６００’：制御器

Claims (22)

1. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
   外部リフレッシュバンクアドレスを受信する段階と、
   前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
   パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
   前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする前にあらゆるメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を完了する段階と、
   を含むことを特徴とする同期式メモリ装置の駆動方法。
2. 前記あらゆるメモリセルアレイバンクの現在のロウに対するオートリフレッシュ動作を完了する段階は、
   あらゆるメモリセルアレイバンクを順に選択する段階と、
   選択されらメモリアレイバンク内の前記現在のロウに対してリフレッシュ動作を実行する段階と、
   を含むことを特徴とする請求項１に記載の同期式メモリ装置の動作方法。
3. 前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウとしてアップデートする前にあらゆるメモリセルアレイバンクを順に選択する間、セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートした後に使用されるリフレッシュ速度よりも早い速度でリフレッシュ動作を実行する段階をさらに含むことを特徴とする請
   求項２に記載の同期式メモリ装置の動作方法。
4. 前記あらゆるメモリセルアレイバンクの前記現在のロウに対してオートリフレッシュ動作を完了する段階は、
   それぞれのメモリセルアレイバンク内の現在のロウに対してリフレッシュ動作が実行されるまでは、セルフリフレッシュモードに進入した後にセルフリフレッシュモードを脱しないで付加的な外部リフレッシュバンクアドレスを受信する段階と、
   前記セルフリフレッシュモードで初めて前記現在のロウが新しいロウにアップデートされた後に、セルフリフレッシュ動作を実行する段階と、
   を含むことを特徴とする請求項１に記載の同期式メモリ装置の動作方法。
5. 前記セルフリフレッシュモードに進入した後に受信される前記付加的な外部リフレッシュバンクアドレスの個数は、メモリセルアレイバンクの個数と同一であることを特徴とする請求項４に記載の同期式メモリ装置の動作方法。
6. 前記セルフリフレッシュモードに進入した後に受信される付加的な外部リフレッシュバンクアドレスの個数は、前記現在のロウに対してリフレッシュ動作がまだ実行されてないメモリセルアレイバンクの個数と同一であることを特徴とする請求項４に記載の同期式メモリ装置の動作方法。
7. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
   外部リフレッシュバンクアドレスを受信する段階と、
   前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
   パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
   セルフリフレッシュモードで、あらゆるメモリセルアレイバンクを順次に選択して、各バンクの現在のロウに対してリフレッシュ動作を実行する段階と、
   前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする段階と、
   を含むことを特徴とする同期式メモリ装置の動作方法。
8. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
   外部リフレッシュバンクアドレスを受信する段階と、
   前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
   パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
   セルフリフレッシュモードで、あらゆるメモリセルアレイバンクの現在のロウに対して同時にリフレッシュ動作を開始する段階と、
   続いて前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする段階と、
   それぞれの後続のロウに対して前記メモリセルアレイバンクの連続的なセルフリフレッシュ動作を実行する段階と、
   を含むことを特徴とする同期式メモリ装置の動作方法。
9. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
   外部リフレッシュバンクアドレスを受信する段階と、
   前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
   パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
   セルフリフレッシュモードで、それぞれのメモリセルアレイバンクの現在のロウに対してリフレッシュ動作が実行されるまでセルフリフレッシュモードを解除しないで付加的な外部リフレッシュバンクアドレスを受信する段階と、
   続いて前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする段階と、
   前記現在のロウが新しいロウにアップデートされた後にセルフリフレッシュ動作を実行する段階と、
   を含むことを特徴とする同期式メモリ装置の動作方法。
10. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
    外部リフレッシュバンクアドレスを受信する段階と、
    前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
    パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
    セルフリフレッシュモードで、前記現在のロウに対してリフレッシュ動作が実行されてないあらゆるメモリセルアレイバンクの現在のロウに対して同時にリフレッシュ動作を開始する段階と、
    続いて前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする段階と、
    前記現在のロウが新しいロウにアップデートされた後にセルフリフレッシュ動作を実行する段階と、
    を含むことを特徴とする同期式メモリ装置の動作方法。
11. 複数のメモリセルアレイバンクを含む同期式メモリ装置の動作方法において、
    外部リフレッシュ要請を受信する段階と、
    前記外部リフレッシュ要請に応答してメモリセルアレイバンクの現在のロウに対してオートリフレッシュ動作を実行する段階と、
    パワーダウン命令に応答してセルフリフレッシュモードに進入する段階と、
    セルフリフレッシュモードで、セルフリフレッシュモードを脱しないで付加的な外部リフレッシュ要請を受け入れ、それぞれのメモリセルアレイバンクの現在のロウに対してリフレッシュ動作が実行されるまで、対応するオートリフレッシュ動作を実行する段階と、
    続いて前記セルフリフレッシュモードで初めて前記現在のロウを新しいロウにアップデートする段階と、
    前記現在のロウが新しいロウにアップデートされた後にセルフリフレッシュ動作を実行する段階と、
    を含むことを特徴とする同期式メモリ装置の駆動方法。
12. 独立的にアドレス指定可能な複数ｎ個のメモリセルアレイバンクと、
    あらゆるメモリセルアレイバンクに現在のリフレッシュロウを指定するリフレッシュアドレス発生器と、
    リフレッシュ動作のために外部で供給されるバンクアドレスを受信して、前記バンクアドレスに対応する前記メモリセルアレイバンクに前記リフレッシュ動作を適用するバンクアドレス回路と、
    前記複数のメモリセルアレイバンクそれぞれの現在のリフレッシュロウにリフレッシュ動作がアドレス指定された際、前記リフレッシュアドレス発生器に新しいリフレッシュロウを発生するように信号を送るリフレッシュバンクアドレスカウンタと、
    セルフリフレッシュモードで前記メモリセルアレイバンクにリフレッシュ動作を適用するセルフリフレッシュ回路と、を具備して、
    前記セルフリフレッシュ回路は、セルフリフレッシュモードに進入する際、及び前記現在のリフレッシュロウを新しいロウにアップデートする前にあらゆるメモリセルアレイバンクの現在のリフレッシュロウに対してリフレッシュ動作を完了する回路を含むとともに、
    前記セルフリフレッシュ回路は、
    セルフリフレッシュモードでセルフリフレッシュバンクアドレスを発生するバンクアドレス発生器と、
    リフレッシュ動作のために、前記外部から供給されるバンクアドレスまたは前記セルフリフレッシュバンクアドレスを選択する第１スイッチとを含み、
    前記第１スイッチは、セルフリフレッシュモードで前記セルフリフレッシュバンクアドレスを選択し、
    前記バンクアドレス発生器は、前記現在のリフレッシュロウをアップデートする前に、セルフリフレッシュモードに進入する際、それぞれのメモリセルアレイバンクのセルフリフレッシュバンクアドレスを順次に発生する
    ことを特徴とする同期式メモリ装置。
13. 前記バンクアドレス発生器は、前記現在のリフレッシュロウをアップデートする前に、セルフリフレッシュモードに進入する際、前記現在のロウに対するリフレッシュ動作でアドレス指定されてないそれぞれのメモリセルアレイバンクのセルフリフレッシュバンクアドレスを順次に発生することを特徴とする請求項１２に記載の同期式メモリ装置。
14. 前記セルフリフレッシュモードに進入する際、第１リフレッシュ動作のためにあらゆるメモリセルアレイバンクを選択する設定回路をさらに具備することを特徴とする請求項１２に記載の同期式メモリ装置。
15. 前記セルフリフレッシュモードに進入する際、第１リフレッシュ動作のために前記現在のロウに対するリフレッシュ動作でアドレス指定されてないあらゆるメモリセルアレイバンクを選択する設定回路をさらに具備することを特徴とする請求項１２に記載の同期式メモリ装置。
16. 前記第１スイッチは、セルフリフレッシュモードで現在のリフレッシュロウが新しいロウにアップデートされると前記セルフリフレッシュバンクアドレスを選択することを特徴とする請求項１２に記載の同期式メモリ装置。
17. 前記セルフリフレッシュモードで前記第１スイッチが前記セルフリフレッシュバンクアドレスを選択する前に、前記メモリユニットはリフレッシュ動作のために外部から供給されるバンクアドレスを継続的に受信することを特徴とする請求項１６に記載の同期式メモリ装置。
18. 前記セルフリフレッシュモードに進入する前に前記現在のロウに対するリフレッシュ動作においてアドレス指定されてないあらゆるメモリセルアレイバンクがリフレッシュ動作において指定されるまで、前記メモリユニットはリフレッシュ動作のために外部から提供されるバンクアドレスを継続的に印加することを特徴とする請求項１７に記載の同期式メモリ装置。
19. 前記メモリ装置は、セルフリフレッシュ動作に進入した後、リフレッシュ動作のためにｎ個の外部から供給されるバンクアドレスを受信することを特徴とする請求項１７に記載の同期式メモリ装置。
20. 前記セルフリフレッシュクロック発生器は、セルフリフレッシュモードに進入するとイネーブルされて、前記現在のリフレッシュロウが新しいロウにアップデートされるとディセーブルされるオートリフレッシュクロック発生器、及び前記オートリフレッシュクロック発生器がディセーブルされるとセルフリフレッシュモードでイネーブルされるセルフリフレッシュクロック発生器を具備し、
    前記オートリフレッシュクロック発生器は第１速度の出力クロック信号を発生し、前記セルフリフレッシュクロック発生器は第２速度で出力クロック信号を発生し、前記セルフリフレッシュクロック発生器は前記オートリフレッシュクロック発生器及び前記セルフリフレッシュクロック発生器の前記出力クロック信号の論理和を出力する出力端を有することを特徴とする請求項１９に記載の同期式メモリ装置。
21. 前記セルフリフレッシュ回路は、セルフリフレッシュモードに進入した後にリフレッシュ動作のためにあらゆるメモリセルアレイバンクを選択する設定回路を具備することを特徴とする請求項１２に記載の同期式メモリ装置。
22. 前記セルフリフレッシュ回路は、セルフリフレッシュモードに進入する際、第１リフレッシュ動作のために前記現在のロウに対するリフレッシュ動作でアドレス指定されてないあらゆるメモリセルアレイバンクを選択する設定回路を含むことを特徴とする請求項１２に記載の同期式メモリ装置。

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