KR100615608B1 - 셀프 리프레쉬 모드에서 오토 리프레쉬를 수행하는 반도체메모리 장치 - Google Patents

셀프 리프레쉬 모드에서 오토 리프레쉬를 수행하는 반도체메모리 장치 Download PDF

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Abstract

멀티 뱅크 동기식 다이나믹 랜덤 액세스 메모리(SDRAM) 회로, 모듈 및 메모리 시스템과 함께 사용되는 장치 및 구동 방법이 제공된다. 설명되는 일실시예에서, SDRAM 회로는 오토 리프레쉬 동작에서 사용될 뱅크 어드레스를 수신하고, 지정된 뱅크 및 현재 리프레쉬 로우에 대하여 오토 리프레쉬 동작을 수행한다. 본 발명의 장치는 모든 뱅크 및 현재 리프레쉬 로우에 대하여 오토 리프레쉬 동작이 완료되기 전에 셀프 리프레쉬 모드에 진입할 수 있다. 또한, 본 발명의 장치는 새로운 로우에 대해 셀프 리프레쉬 동작을 수행하기 전에 현재 리프레쉬 로우에 대한 리프레쉬 동작을 완료한다.

Description

셀프 리프레쉬 모드에서 오토 리프레쉬를 수행하는 반도체 메모리 장치{Semiconductor memory device performing auto refresh in the self refresh mode}
도1a 및 1b는 각각 제 1 실시예에 따른 동기식 동적 반도체 메모리 장치(SDRAM)의 디코딩된 오토 리프레쉬 신호 및 외부 오토 리프레쉬 신호에 따른 블록도이다.
도2는 도1a 및 1b의 SDRAM에 유용한 카운팅 제어신호 발생기를 나타낸 도면이다.
도3은 도1a 및 1b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 타이밍도이다.
도4는 도1a 및 1b의 SDRAM에 유용한 다른 셀프 리프레쉬 클럭 발생기의 블록도이다.
도5는 도1a 및 1b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 다른 타이밍도이다.
도6a 및 6b는 각각 제2실시예에 따른 SDRAM의 디코딩된 오토 리프레쉬 신호 및 외부 오토 리프레쉬 신호에 따른 블록도이다.
도7은 예컨대 도6a 및 6b의 SDRAM에 유용한 설정 회로를 나타낸 도면이다.
도8은 도6a 및 6b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 타이밍도이다.
도9a 및 9b는 각각 제3실시예에 따른 SDRAM의 디코딩된 오토 리프레쉬 신호 및 외부 오토 리프레쉬 신호에 따른 블록도이다.
도10은 도9a 및 9b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 타이밍도이다.
도11은 제3실시예의 변형에 따른 SDRAM을 형성하는데 예컨대 도9a 및 9b 회로에 유용한 카운팅 제어신호 발생기 및 설정 회로의 다른 구성을 나타낸 도면이다.
도12는 도11의 카운팅 제어 신호 발생기 및 설정 회로를 사용한 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 타이밍도이다.
도13a 및 13b는 각각 제4실시예에 따른 SDRAM장치의 디코딩된 오토 리프레쉬 신호 및 외부 오토 리프레쉬 신호에 따른 블록도이다.
도14는 도13a 및 13b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 타이밍도이다.
도15는 도13a 및 13b의 SDRAM의 오토 리프레쉬 동작으로부터 셀프 리프레쉬 동작으로의 전환을 나타낸 다른 타이밍도이다.
도16은 디코딩된 오토 리프레쉬 명령을 사용하는 실시예에 따른 메모리 시스템을 설명한 도면이다.
도17은 디코딩된 오토 리프레쉬 명령, 및 복수개의 메모리 장치를 포함하는 메모리 모듈을 사용하는 실시예에 따른 메모리 시스템을 설명한 도면이다.
도18은 외부 오토 리프레쉬 신호를 사용하는 실시예에 따른 메모리 시스템을 나타낸 도면이다.
도19는 외부 오토 리프레쉬 신호 및 메모리 모듈을 사용하는 실시예에 따른 메모리 시스템을 나타낸 도면이다.
본 발명은 동적 반도체 메모리 장치(DRAM;Dynamic Random Access Memory Device) 및 시스템에 관한 것으로, 특히 뱅크별 오토 리프레쉬 동작을 수행하는 장치에서 셀프 리프레쉬 모드로 전환하는 방법 및 장치에 관한 것이다.
DRAM 장치는 잘 알려져 있으며, 디지털 메모리를 리드/라이트할 필요가 있는 디지털 시스템에서 흔히 발견된다. DRAM 장치가 이와 같이 이름 붙여진 이유는 각 메모리 셀의 데이터를 리드하여 주기적으로 리프레쉬하지 않으면 저장된 데이터가 유실되기 때문이다. 최근의 동기식 DRAM 장치(SDRAM)는 일반적으로 "오토 리프레쉬(auto-refresh)" 모드를 이용하여, 외부 메모리 제어기에 의해 오토 리프레쉬 동작이 개시될 때마다 DRAM 메모리 셀 어레이의 한 로우을 리프레쉬한다. 내부 리프레쉬 로우 카운터는 연속적인 오토 리프레쉬 동작을 위해 로우를 증가하고, 어레이의 끝에 도달하면 상단으로 되돌아간다. 이와 같이 DRAM 메모리 제어기는 어레이가 안정적인 데이터를 유지하도록 지정되는 최대 시간 내에서 모든 로우가 리프레쉬되는 한, DRAM 장치에 오토 리프레쉬 명령을 내리는 시간에 대하여 약간의 융통성을 갖는다.
많은 SDRAM 장치는 복수개의 메모리 뱅크들을 포함하며, 어느 뱅크가 동작을 받아야 하는지를 결정하는 동작과 더불어 상위 로우 어드레스 정보가 SDRAM에 공급된다. 이 장치들의 일부는 뱅크 어드레스가 오토 리프레쉬 명령과 함께 공급되도록 하며, 다음에 상기 뱅크 어드레스에 의해 지정된 뱅크에서 현재 리프레쉬 로우에 대한 오토 리프레쉬 동작을 수행하고, 선택되지 않은 뱅크들에서는 데이터 액세스 동작이 동시에 실행될 수 있다. 이와 같은 장치들을 여기서는 뱅크별 리프레쉬(PBR) SDRAM 장치라고 한다. 본 출원의 발명자는 새로운 PBR SDRAM 구조 및 구동 방법을 개시한 국내 특허 출원 번호 제2004-30213호를 출원하였다.
많은 SDRAM 장치는 또한 "셀프 리프레쉬" 모드를 포함한다. 일반적으로, 셀프 리프레쉬 모드에서는 SDRAM 장치가 기동될 때까지 버스(bus) 명령에 응답하지 않는 저전력 상태에 진입한다. 셀프 리프레쉬 모드에서, SDRAM 장치는 내부 타이밍에 기초하여, 메모리 장치에 저장된 데이터를 유지하기에 충분한 리프레쉬 동작을 수행할 것이다.
본 발명의 목적은 모든 메모리 셀 어레이 뱅크들의 동일 리프레쉬 어드레스에 대한 오토 리프레쉬 동작이 완료되기 전에 셀프 리프레쉬 명령이 발생되었을 경우에 셀프 리프레쉬 동작으로 안정적으로 진입할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 반도체 메모리 장치는 현재 리프레쉬 로우에 대해 모든 뱅크들이 리프레쉬되었는지의 여부에 관계없이 오토 리프레쉬 사이클의 임의의 시점에서 셀프 리프레쉬 방법으로 전환하기 위한 로직을 포함하는 셀프 리프레쉬 모드로부터의 혜택을 누릴 수 있음을 알 수 있다. 가능한 혜택으로는, 장치별로 특정한 메모리 제어기를 필요로 하는 경우가 줄어들고, 메모리 장치의 융통성이 증가하고, 셀프 리프레쉬 모드로의 전환을 위한 타이밍도 용이하게 된다.
본 발명의 한 측면에 따르면, 멀티뱅크 메모리 장치를 구동하는 방법이 공개된다. 상기 방법은 외부 리프레쉬 뱅크 어드레스를 수신하는 단계, 및 상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계를 포함한다. 상기 메모리 장치는 파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입한다. 셀프 리프레쉬 모드에서 현재 로우를 새로운 로우으로 업데이트하기 전에, 메모리 장치는 모든 메모리 셀 어레이 뱅크들내의 현재 로우에 대한 오토 리프레쉬 동작을 수행한다. 예를 들면, 하나 이상의 뱅크들이 셀프 리프레쉬 모드에 진입하기 전에 오토 리프레쉬가 되었더라도 현재 로우에 대해 리프레쉬 동작이 수행되지 않은 뱅크의 상기 현재 로우를 리프레쉬 하거나, 현재 로우에 대해 모든 뱅크를 리프레쉬함으로써 모든 메모리 셀 어레이 뱅크의 현재 로우에 대한 오토 리프레쉬 동작을 (필요한 경우에) 완료한다. 현재 로우에 대한 리프레쉬 동작을 완료하기 위한 여러 실시예들이 제시된다.
본 발명의 다른 측면에 따르면, 동기식 메모리 장치가 공개된다. 상기 동기 식 메모리 장치는 복수개(n)의 독립적으로 어드레스 지정 가능한 메모리 셀 어레이 뱅크, 모든 메모리 셀 어레이 뱅크에 현재 리프레쉬 로우를 지정하기 위한 리프레쉬 어드레스 발생기, 및 리프레쉬 동작을 위해 외부에서 공급되는 뱅크 어드레스를 수신하고 상기 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크에 리프레쉬 동작을 적용하는 뱅크 어드레스 회로를 포함한다. 리프레쉬 뱅크 어드레스 카운터는 리프레쉬 동작이 복수개의 메모리 셀 어레이 뱅크 각각의 현재 리프레쉬 로우에 대한 어드레스가 지정될 때 리프레쉬 어드레스 발생기에 새로운 리프레쉬 로우 어드레스를 발생하라는 신호를 보낸다. 셀프 리프레쉬 회로는 셀프 리프레쉬 모드에서 메모리 셀 어레이 뱅크들에 리프레쉬 동작을 적용한다. 셀프 리프레쉬 회로는 셀프 리프레쉬 모드에 진입할 때 및 현재 리프레쉬 로우를 새로운 로우로 업데이트하기 전에 모든 메모리 셀 어레이 뱅크의 현재 리프레쉬 로우에 대해 리프레쉬 동작을 완료하는 회로를 포함한다.
셀프 리프레쉬 회로는 여러 특정한 실시예에 따라 기능할 수 있으며, 이하에서 좀 더 상세히 설명한다.
본 발명의 다른 측면들은 제시된 메모리 장치에 유용한 메모리 제어기, 메모리 모듈 및 메모리 시스템을 포함한다.
도1a는 동적 반도체 메모리 장치(SDRAM)(100)의 구성을 나타낸 블록도이다. 메모리 셀 어레이(10)는 복수개의 메모리 셀 어레이 뱅크들(10-1 ~ 10-n)을 포함하며, 여기서, n은 1보다 큰 임의의 수일 수 있으며, 일반적으로 2의 승수이다. 각각의 뱅크는 복수개의 메모리 셀들(MC)을 포함하고, 각각의 메모리 셀은 당해 분야 에서 알려진 바와 같이, 복수개의 비트라인들(BL) 중의 하나와 복수개의 워드라인들(WL) 중의 하나사이에 연결된다.
로우 어드레스 디코더 회로(12)는 공급된 로우 어드레스(radda)에 기초하여 각각의 메모리 동작을 위한 메인 워드라인들 중 하나를 선택한다. 각각의 메인 워드 라인은 제어 회로(미도시)를 통해 복수개의 워드라인들(WL)에 연결된다. 로우 어드레스 디코더 회로(12)는 복수개의 로우 어드레스 디코더들(12-1 ~ 12-n)을 포함하고, 각각의 디코더는 각각의 메모리 셀 어레이 뱅크(10-1 ~ 10-n)의 워드라인들을 활성화한다. 복수개의 뱅크 선택신호들(ba1 ~ ban)은 로우 어드레스 디코더들 중 어느 로우 어드레스 디코더가 로우 어드레스(radda)에 응답하는지를 결정한다.
컬럼 어드레스 디코더 회로(14)는 메모리를 리드/라이트 동작 동안에 리드/라이트되는 비트라인(들)을 컬럼 어드레스(cadd)에 기초하여 선택한다. 컬럼 어드레스 디코더 회로(14)는 복수개의 컬럼 어드레스 디코더들(14-1 내지 14-n)을 포함하고, 각각의 디코더는 각각의 메모리 셀 어레이 뱅크(10-1 ~ 10-n)의 비트라인을 선택한다.
리프레쉬 어드레스 발생기(28)는 새로운 리프레쉬 로우 어드레스를 발생해야 할 때 카운팅 신호(cnt)를 수신한다. 리프레쉬 어드레스 발생기(28)는 현재 리프레쉬 로우 어드레스(RADD)를 선택기(30)에 공급한다.
어드레스 래치(latch)(32)는 복수개의 외부 어드레스 신호들(ADD)과 복수개의 외부 뱅크 어드레스 신호들(BA)을 수신한다. 오토 리프레쉬 명령 신호(AREF), 액티브 신호(ACT), 라이트 신호(WR) 및 리드 신호(RD)는 어드레스 신호들(ADD)와 뱅크 어드레스 신호들(BA)를 해석하는 방법을 결정한다. 활성화 명령 동안에, 어드레스 신호들(ADD)는 래치되어 로우 어드레스(radd)로서 선택기(30)에 공급되고, 뱅크 어드레스 신호(BA)는 래치되어 뱅크 어드레스(iba1)로서 제1스위치(34)에 공급된다. 리드 또는 라이트 명령 동안에는, 어드레스 신호들(ADD)(및 뱅크 어드레스 신호(BA))는 래치되어 컬럼 어드레스(cadd)로서 컬럼 어드레스 디코더 회로(14)에 공급된다. 오토 리프레쉬 명령 동안에는 뱅크 어드레스 신호(BA)가 래치되어 뱅크 어드레스(iba1)로서 제1스위치(34)에 공급된다.
명령어 디코더(20)는 외부의 명령 신호(COM)를 수신하고 액티브 신호(ACT), 라이트 신호(WR), 리드 신호(RD), 오토 리프레쉬 명령 신호(AREF) 및 파워 다운 신호(PD;power-down signal)를 포함하는 다양한 제어신호들을 발생한다. 오토 리프레쉬 명령과 파워 다운 명령이 함께 수신되면, 명령어 디코더(20)는 파워 다운 신호(PD)를 활성화하여 셀프 리프레쉬 제어신호 발생기(22)에 공급한다.
셀프 리프레쉬 제어신호 발생기(22)는 메모리 장치가 셀프 리프레쉬 모드에 진입할 때 셀프 리프레쉬 제어신호(SREF)를 활성화한다. 즉, 파워 다운 신호(PD)가 활성화될 때 메모리 장치는 셀프 리프레쉬 동작으로 진입한다. 셀프 리프레쉬 제어신호(SREF)는 제1스위치(34), 클럭 발생기(24), 선택기(30) 및 제2스위치(40)를 포함한 여러 블록에 공급된다.
클럭 발생기(24)는 SDRAM이 리프레쉬 모드에 있고 셀프 리프레쉬 제어신호(SREF)가 인에이블될 때 리프레쉬 클럭 신호(SCLK)를 발생한다. 리프레쉬 클럭 신호(SCLK)는 리프레쉬 클럭 신호(SCLK) 사이클마다 뱅크 어드레스 발생기(26)가 셀 프 리프레쉬 뱅크 어드레스(iba2)를 발생하도록 한다. 예를 들면, 뱅크 어드레스 발생기(26)가 각각의 뱅크(10-1 ~ 10-n)의 어드레스를 순차적으로 지정하는 소정의 반복 순서대로 셀프 리프레쉬 뱅크 어드레스(iba2)를 발생하도록 한다.
제1스위치(34)는 뱅크 어드레스(iba, iba2)와 셀프 리프레쉬 제어신호(SREF)를 수신한다. 셀프 리프레쉬 제어신호(SREF)가 활성화되지 않으면 뱅크 어드레스(iba1)는 뱅크 어드레스(iba)로서 제1스위치(34)를 통과한다. 셀프 리프레쉬 제어신호(SREF)가 활성화되면, 뱅크 어드레스(iba2)는 뱅크 어드레스(iba)로서 제1스위치(34)를 통과한다.
뱅크 어드레스 디코더(36)는 뱅크 어드레스(iba)를 디코딩하여 뱅크 선택신호들(ba1 ~ ban) 중에서 적절한 뱅크 선택 신호를 발생한다.
선택기(30)는 현재 리프레쉬 어드레스(RADD) 또는 어드레스 래치 출력 어드레스(radd) 중 어느 것이 로우 어드레스(radda)로서 로우 어드레스 디코더 회로(12)에 전달되는지를 결정한다. 오토 리프레쉬 제어신호(AREF) 및 셀프 리프레쉬 제어신호(SREF)는 선택신호로서 선택기(30)에 공급된다. 이때, 두 신호들(AREF, SREF)중 하나가 활성화되면 로우 디코더(12)로의 어드레스(radda)로서 현재 리프레쉬 로우 어드레스(RADD)가 선택되고, 그렇지 않으면 로우 어드레스(radd)가 선택된다.
제2스위치(40)는 오토 리프레쉬 명령신호(AREF) 또는 셀프 리프레쉬 제어신호(SREF)에 기초하여 각각 뱅크 선택신호(ba1 내지 ban)를 버퍼링된 뱅크 선택신호(bba1 내지 bban)로서 전달한다. 오토 리프레쉬 명령신호(AREF) 및 셀프 리프레쉬 제어신호(SREF)중 하나가 활성화되면, 제2스위치(40)는 각각의 뱅크 선택신호를 대응하는 버퍼링된 뱅크 선택신호 선에 반복한다.
카운팅 제어신호 발생기(38)는 버퍼링된 뱅크 선택신호(bba1 ~ bban)를 수신한다. 각각의 버퍼링된 뱅크 선택신호가 현재 리프레쉬 로우에 대해 활성화되면, 카운팅 제어신호 발생기(38)는 리프레쉬 어드레스 발생기(28)로 카운팅 신호(cnt)를 활성화하여 리프레쉬 어드레스 발생기(28)가 현재 리프레쉬 로우을 새로운 로우으로 업데이트 하도록 신호를 보낸다. 본 실시예의 한가지 선택적인 구성에서 설명되는 바와 같이, 카운팅 신호(cnt)는 클럭 발생기(24)에도 공급될 수 있다.
데이터 입력 버퍼(16)는 라이트 신호(WR)가 활성화되었을 때 외부 데이터 버스로부터 데이터 신호(DIN)를 수신하고, 데이터 신호(din)를 메모리 어레이(10)로 공급한다. 데이터 출력 버퍼(18)는 리드신호(RD)가 활성화되었을 때 메모리 어레이(10)로부터 데이터 신호(dout)를 수신하고, 데이터 신호(DOUT)를 외부 데이터 버스로 공급한다.
도1b에는 다른 구성의 SDRAM(100’)이 도시되어 있다. SDRAM(100’)은 디코딩된 명령(AREF) 대신에 전용의 외부 리프레쉬 신호(EREF)가 오토 리프레쉬 동작이 수행되어야 할 때를 결정한다는 점을 제외하고는 SDRAM(100)과 유사하다. 다음의 도면들은 오토 리프레쉬 명령신호(AREF) 및 외부 리프레쉬 명령신호(EREF)가 비슷한 작용을 한다는 가정 하에, SDRAM들(100, 100’)의 동작을 나타낸다.
도2는 카운팅 제어신호 발생기(38)의 실시예를 나타낸다. 카운팅 제어신호 발생기(38)는 래치회로들(LA1 ~ LAn)을 포함한다. 각각의 래치회로는 대응하는 버 퍼링된 뱅크 어드레스신호들(bba1 ~ bban)을 수신하고, 하나의 입력을 n 입력 NOR 게이트(NOR1)에 제공한다. NOR 게이트(NOR1)는 카운팅 신호(cnt)를 제공하며, 이 카운팅 신호(cnt)는 각각의 래치회로에 리셋 신호로서 피드백된다.
각각의 래치회로는 2개의 n채널 MOSFET 트랜지스터들(N1, N2), 및 입출력이 서로 연결되어 있는 2개의 인버터들(I1, I2)로 형성된 래치(L)를 포함한다. 트랜지스터(N1)는 버퍼링된 뱅크 어드레스가 활성화될 때 래치(L)를 버퍼링된 뱅크 어드레스신호에 연결하는 분리 트랜지스터로 동작한다. 버퍼링된 뱅크 어드레스가 활성화되면, 래치(L)는 래치회로의 출력이 로우인 상태로 된다. 일단 버퍼링된 뱅크 어드레스신호가 모두 활성화되면 NOR게이트(NOR1)의 모든 입력이 로우로 되고, NOR게이트(NOR1)은 카운팅 신호(cnt)를 활성화한다.
각각의 래치회로에서, 트랜지스터(N2)는 풀다운(pull-down) 구조로 래치(L)의 입력에 연결되고, 카운팅 신호(cnt)가 트랜지스터(N2)에 게이트 신호로서 제공된다. 따라서, 카운팅 신호(cnt)가 활성화되면 래치(L)는 래치회로의 출력이 하이인 상태로 되어, 카운팅 제어신호 발생기(38)가 리셋되고 카운팅 신호(cnt)는 비활성화된다.
도3은 뱅크 어드레스들(00,01,10,11)을 가진 4개 뱅크 메모리 어레이를 가정하여, 도2의 카운팅 제어신호 발생기를 포함한 SDRAM치들(100, 100’)의 동작을 설명하는 타이밍도이다. 기간(T1) 동안 메모리 장치는 노멀 모드에 있고, 오토 리프레쉬 명령과 활성화 모드 명령(도시되지 않음)에 응답한다. 리프레쉬 어드레스 발생기(28)는 현재 리프레쉬 로우 어드레스(RADD)를 0...0111 값으로 발생한다. 기간 (T1)동안, 제1오토 리프레쉬 명령은 00인 공급된 뱅크 어드레스(BA)를 가지고 제공되고, 뱅크 어드레스(BA)는 내부 뱅크 어드레스(iba1)로서 어드레스 래치(32)에 의해 래치된다. 셀프 리프레쉬 제어신호(SREF)가 로우이기 때문에 뱅크 어드레스(iba1)는 뱅크 어드레스 디코더(36)에 전달되고, 뱅크 어드레스 디코더(36)는 값(00)을 디코딩하고 뱅크 어드레스 선택신호(ba1)를 활성화한다. 오토 리프레쉬 명령신호(AREF)가 활성화되면 제2스위치(40)가 활성화되어 카운팅 제어신호 발생기(38)가 신호(bba1)을 래치시킨다. 또한, 오토 리프레쉬 명령신호(AREF)가 활성화되면 선택기(30)가 현재 리프레쉬 로우 어드레스(0...0111)를 로우 어드레스 디코더(12)에 전달한다. 결과적으로, 뱅크(10-1) 내의 로우(0...0111)이 리프레쉬된다.
또한, 기간(T1)동안 제2오토 리프레쉬 명령이 01인 공급된 뱅크 어드레스(BA)를 가지고 공급된다. 유사한 응답을 통해, 카운팅 제어신호 발생기(38)는 신호(bba2)를 래치하고, 뱅크(10-2)의 로우(0...0111)은 리프레쉬된다.
오토 리프레쉬 명령신호(AREF)가 세 번째로 활성화되고, 파워 다운 명령이 인가되면 파워 다운 신호(PD)가 논리 하이 상태로 된다. 셀프 리프레쉬 제어신호 발생기(22)는 메모리 장치가 저전력 상태에 놓여 있음을 인식하고, 셀프 리프레쉬 제어신호(SREF)를 활성화하여 클럭 발생기(24)에 공급한다. 이로써 기간(T1)이 종료되고, 메모리 장치가 셀프 리프레쉬 모드에 있는 기간(T2)이 시작된다. 셀프 리프레쉬 모드에 진입할 때, 4개의 뱅크들중 두 개의 뱅크들(10-1, 10-2)만이 현재 리프레쉬 로우에 대해 리프레쉬되었음에 주의한다.
클럭 발생기(24)는 제1 셀프 리프레쉬 제어신호(SCLK)를 뱅크 어드레스 발생 기(26)에 발생해 줌으로써 셀프 리프레쉬 제어신호(SREF)의 활성화에 응답한다. 뱅크 어드레스 발생기(26)는 값(00)을 가진 제1내부 뱅크 어드레스(iba2)를 발생한다. 셀프 리프레쉬 제어신호(SREF)가 하이이기 때문에 제1내부 뱅크 어드레스(iba2)는, 값(00)을 디코딩하여 뱅크 어드레스 선택신호(ba1)를 활성화하는 뱅크 어드레스 디코더(36)로 출력된다. 셀프 리프레쉬 제어신호(SREF)가 활성화되면 제2스위치(40)가 활성화되고 카운팅 제어신호 발생기(38)가 신호(bba1)를 다시 래치시킨다(신호(bba1)은 이미 래치되어 있다). 또한, 셀프 리프레쉬 제어신호(SREF)가 활성화되면 선택기(30)는 현재 리프레쉬 로우 어드레스(0...0111)를 로우 어드레스 디코더(12)에 전달한다. 결과적으로, 이번에는 셀프 리프레쉬 모드에서 뱅크(10-1)의 로우(0...0111)가 다시 리프레쉬된다.
또한, 기간(T2) 동안 셀프 리프레쉬 제어신호(SCLK)가 두 번째로 활성화되면 뱅크 어드레스 발생기(26)는 01의 뱅크 어드레스로 진행한다. 유사한 응답을 통해, 카운팅 제어신호 발생기(38)는 이제 신호(bba2)를 다시 래치하고, 뱅크(10-2)의 로우(0...0111)은 다시 리프레쉬된다.
셀프 리프레쉬 제어신호(SCLK)가 세 번째로 활성화되면 뱅크 어드레스 발생기(26)는 10의 뱅크 어드레스로 진행한다. 유사한 응답을 통해, 카운팅 제어신호 발생기(38)는 이제 신호(bba3)을 래치하고, 뱅크(10-3)의 로우(0...0111)이 결국 리프레쉬된다.
셀프 리프레쉬 제어신호(SCLK)가 네 번째로 활성화되면 뱅크 어드레스 발생기(26)는 11의 뱅크 어드레스로 진행한다. 유사한 응답을 통해, 카운팅 제어신호 발생기(38)는 이제 신호(bba4)를 래치하고, 뱅크(10-4)의 로우(0...0111)이 결국 리프레쉬된다.
네 번에 걸친 셀프 리프레쉬 제어신호(SCLK)의 활성화 후에, 모든 뱅크들 내에서 현재 리프레쉬 로우(0 내지 0111)이 결국 리프레쉬되었고, 카운팅 제어신호 발생기(38)의 모든 4개의 래치 회로들은 각각의 뱅크 어드레스 선택신호를 래치하였음을 주의한다. 이에 따라 카운팅 제어신호 발생기(38)가 카운팅 신호(cnt)를 활성화하여, 자신을 리셋하고 리프레쉬 어드레스 발생기(28)를 다음 리프레쉬 로우 어드레스(RADD)(0...1000의 값을 가짐)로 진행시킨다. 새로운 기간(T3)이 시작되고, 이 기간 동안에, 모든 뱅크의 새로운 로우 어드레스가 셀프 리프레쉬 모드에서 리프레쉬된다.
이전의 예로부터 알 수 있는 바와 같이, 파워 다운 명령이 발생한 때 오토 리프레쉬 동작이 현재 로우에서 중단되는 것과 무관하게(그리고 뱅크들이 현재 로우에 대한 오토 리프레쉬 동작에서 어드레스 지정되는 순서와 무관하게) 모든 뱅크들에 대해 적절한 리프레쉬 동작이 보장된다.
시간이 흐름에 따라, 현재 로우에 대해 리프레쉬할 뱅크가 하나 남았을 때 파워 다운 명령이 발생하면 최악의 상황이 일어난다. 메모리 제어기가 따르는 타이밍에 따라, 남은 뱅크가 홀드 시간의 종료에 근접할 수 있다. 도4 및 5는 이 타이밍 계획을 처리하는 제1실시예에 대한 변형을 나타낸다.
도4는 오토 리프레쉬 클럭 기준기(50), 셀프 리프레쉬 클럭 기준기(52), NOR 게이트(NOR2) 및 인버터(I3)를 포함하는 대안적인 셀프 리프레쉬 클럭 발생기(24 ’)를 나타낸다. 클럭 기준기들(50, 52)은 셀프 리프레쉬 제어신호(SREF) 및 카운팅 신호(cnt)를 수신한다. 오토 리프레쉬 클럭 기준기(50)는 셀프 리프레쉬 제어신호(SREF)가 활성화되면 인에이블되고, 그 후 카운팅 신호(cnt)가 활성화되면 디스에이블된다. 오토 리프레쉬 클럭 기준기(50)는 인에이블되면 클럭 신호(aclk)를 발생한다. 셀프 리프레쉬 클럭 기준기(52)는 셀프 리프레쉬 제어신호(SREF) 및 카운팅 신호(cnt)가 함께 활성화될 때까지 디스에이블된 다음에, 셀프 리프레쉬 제어신호(SREF)가 비활성화될 때까지 인에이블된다. 셀프 리프레쉬 클럭 기준기(52)는 인에이블되면 클럭신호(sclk)를 발생한다.
NOR게이트(NOR2)는 클럭신호들(aclk, sclk)을 수신하고 출력을 인버터(I3)에 공급한다. 인버터(I3)의 출력은 셀프 리프레쉬 클럭 신호(SCLK)이다. 따라서, 동작 중에, 클럭신호(aclk) 또는 클럭신호(sclk) 상에서 포지티브 클럭 펄스가 셀프 리프레쉬 제어신호(SCLK) 상에서 포지티브 클럭 펄스를 생성하게 된다.
도5는 다른 셀프 리프레쉬 클럭 발생기(24’)를 포함하는 도 1a/1b 실시예의 예시적인 타이밍도이다. 도5는 제1기간(T1)이 끝날 때 파워 다운 신호(PD)가 활성화되기까지는 도3을 따른다. 그 시점에는, 오토 리프레쉬 클럭 기준기(50)가 인에이블되어 4개의 연속적인 클럭 펄스들을 발생하여 네 번의 셀프 리프레쉬 동작을 개시시킨다. 네 번의 셀프 리프레쉬 동작으로 셀프 리프레쉬 동작에 진입하기 직전의 기간(T1) 동안 오토 리프레쉬 동작을 위한 현재 로우 어드레스(0...0111)와 동일한 현재 로우 어드레스(0...0111)에 대해 연속적으로 4개의 뱅크들을 어드레스 지정한다. 4개의 뱅크들이 리프레쉬된 후, 카운팅 제어신호 발생기(38)는 카운팅 신호(cnt)를 리프레쉬 어드레스 발생기(28) 및 셀프 리프레쉬 클럭 발생기(24)로 출력한다. 카운팅 신호(cnt)에 응답하여, 오토 리프레쉬 클럭 기준기(50)는 디스에이블되고 셀프 리프레쉬 클럭 기준기(52)는 인에이블된다. 그러면 셀프 리프레쉬 클럭 기준기(52)는 기간(T3) 동안에 그리고 그 이후에 셀프 리프레쉬 클럭 사이클을 개시한다.
셀프 리프레쉬 클럭 발생기(24’)에 의해 추가된 유연성은, 로우(0...0111)에 대한 리프레쉬 동작이 비교적 빨리 완료될 수 있어서 ‘노멀(normal)’ 셀프 리프레쉬 동작을 표준 리프레쉬 속도로 다음 리프레쉬 로우에서 시작할 수 있다는 것이다. 도3과 도5를 비교하면, 처음 4개의 셀프 리프레쉬 사이클들은 속도(t1)로 완료되고, 다음 셀프 리프레쉬 사이클은 보다 느린 속도(t2)로 일어난다.
도6a 및 6b는 각각 제2실시예에 따른 SDRAM들(200, 200’)을 나타낸 블록도이다. SDRAM들(200, 200’)은 많은 점이 SDRAM들(100, 100’)과 유사하다. SDRAM 장치들(100, 100’)에서 바뀌지 않은 SDRAM들(200, 200’)의 유사한 점들은 설명을 생략한다.
도1a의 여러 요소들, 즉 뱅크 어드레스 발생기(26) 및 제1스위치(34)는 도 6a 및 6b에 포함되어 있지 않다. 따라서, 내부 뱅크 어드레스(iba1)는 뱅크 어드레스 디코더(36)로의 유일한 입력이다.
뱅크 어드레스 발생기 대신, 도6a는 셀프 리프레쉬 제어신호(SCLK)에 의해 구동하는 설정 회로(60)를 포함한다. 설정 회로(60)는 하나의 출력이 각각의 뱅크 선택신호(ba1 ~ ban)에 연결되어 있다. 셀프 리프레쉬 제어신호(SCLK)가 공급되면, 설정 회로(60)는 각각의 뱅크 선택신호를 활성화하여 모든 뱅크의 당해 리프레쉬 로우이 동시에 리프레쉬되도록 한다.
스위치(40)는 모든 뱅크 선택신호를 카운팅 제어신호 발생기(38)에 전달하여 셀프 리프레쉬 사이클마다 카운팅 신호(cnt)가 활성화되도록 한다.
도7은 지연수단(DLC), NOR게이트(NOR3) 및 n개의 p채널 트랜지스터들(P1 내지 Pn)을 포함하는 설정 회로(60)의 가능한 구조를 나타낸다. NOR게이트(NOR3)의 하나의 입력과 지연수단(DLC)의 입력에서 셀프 리프레쉬 제어신호(SLCK)가 수신된다. 지연수단(DLC)의 출력, 즉 셀프 리프레쉬 제어신호(SLCK)의 지연된 신호는 NOR게이트(NOR3)의 다른 입력에 공급된다. 지연 수단(DLC)의 지연 시간은 셀프 리프레쉬 제어신호(SCLK)의 포지티브 펄스 시간보다 작도록 설계된다. 이로써 원래 펄스가 활성화되어 있는 동안 포지티브의 셀프 리프레쉬 제어신호(SLCK)의 펄스가 지연수단(DLC)의 출력에 나타나게 된다. 그 결과로, 연장된 네거티브의 펄스가 NOR게이트(NOR3)의 출력의 노드(b)에 나타난다.
노드(b)는 각각의 p채널 트랜지스터(P1 ~ Pn)의 게이트에 연결된다. 각각의 p채널 트랜지스터는 포지티브 전원 전압과 각각의 뱅크 선택신호 라인(ba1 ~ ban) 사이에 연결된다. 따라서 NOR게이트(NOR3)가 노드(b)를 로우로 만들 때, 각각의 p채널 트랜지스터가 활성화되어 각각의 뱅크 선택신호 라인을 포지티브 전원 전압에 연결한다.
도8은 SDRAM들(200, 200’)의 예시적인 타이밍도이다. 이전의 타이밍예와 마찬가지로, 파워 다운 신호(PD)가 발생할 때 뱅크들(10-1, 10-2)의 로우 어드레스 (0...0111)의 로우에 대한 오토 리프레쉬 동작이 완료된다. 셀프 리프레쉬 제어신호 발생기(22)가 셀프 리프레쉬 제어신호(SREF)를 활성화하면, 클럭 발생기(24)는 셀프 리프레쉬 제어신호(SCLK)를 발생하고, 설정 회로(60)는 뱅크 선택 신호들(ba1, ba2, ba3, ba4)을 동시에 활성화함으로써 응답한다. 이로써 4 개의 뱅크들(10-1, 10-2, 10-3, 10-4) 모두가 오토 리프레쉬 동작에서 선택된 로우 어드레스(0 내지 0111)에 대해 동시에 리프레쉬된다. 스위치(40)는 4 개의 뱅크 선택신호들 모두를 버퍼링된 뱅크 선택신호들(bba1 ~ bba4)로서 카운팅 제어신호 발생기(38)에 전달한다. 카운팅 제어신호 발생기(38)는 카운팅 신호(cnt)의 포지티브 펄스를 발생하여 자신을 리셋하고, 리프레쉬 어드레스 발생기(28)를 0...1000의 값을 가진 새로운 로우 어드레스(RADD)로 진행시킨다. 각각의 셀프 리프레쉬 사이클들(T2', T3', T4' 등)은 한번에 4개의 뱅크들을 리프레쉬시키며, T2’는 셀프 리프레쉬 모드로의 진입시 오토 리프레쉬되고 있던 로우에 대해 모든 뱅크들을 동시에 리프레쉬시킨다.
도9a 및 9b는 디코딩된 리프레쉬 명령과 외부 리프레쉬 신호에 따른 본 발명의 제3실시예의 SDRAM들을 각각 나타낸다. 도9a의 SDRAM은 도7의 설정 회로(60)와 마찬가지로 설정 회로(60’)를 구비한다. 도4에 나타난 바와 같이, 셀프 리프레쉬 클럭 발생기(24’)가 사용되고, 클럭신호들(aclk, sclk)이 출력 신호로서 공급된다. 클럭신호(aclk)는 설정 회로(60’)에 전달되고, 클럭신호(sclk)는 뱅크 어드레스 발생기(26)에 전달된다.
도10은 SDRAM들(300, 300’)의 동작을 설명하기 위한 타이밍도이다. 앞선 타 이밍 예와 마찬가지로, 파워 다운 명령이 발생할 때 뱅크들(10-1, 10-2) 내의 로우 어드레스(0...0111)에 대한 오토 리프레쉬 동작이 완료된다. 셀프 리프레쉬 제어신호 발생기(22)가 셀프 리프레쉬 제어신호(SREF)를 활성화하면, 클럭 발생기(24’)는 클럭신호(aclk) 상에서 포지티브 펄스를 발생한다. 도8에서 처럼, 이 포지티브 펄스는 설정 회로(60’)가 모든 뱅크 선택신호들을 활성화하도록 한다. 이로써 4 개의 뱅크들(10-1 내지 10-4) 모두는 기간(T2') 동안 로우 어드레스(0...0111)가 동시에 리프레쉬된다. 스위치(40)는 4개의 뱅크 선택 신호 모두를 버퍼링된 뱅크 선택신호들(bba1 ~ bba4)로서 카운팅 제어신호 발생기(38)에 전달한다. 카운팅 제어신호 발생기(38)는 포지티브 펄스를 가지는 카운팅 신호(cnt)를 발생하여 자신을 리셋하고, 리프레쉬 어드레스 발생기(28)가 기간(T3) 동안 0...1000의 값을 가진 새로운 로우 어드레스(RADD)를 발생하도록 한다.
또한, 포지티브 펄스의 카운팅 신호(cnt)는 클럭 발생기(24’)가 클럭신호(aclk)를 디스에이블하고 클럭신호(sclk)를 발생하도록 한다. 이어지는 4개의 클럭신호(sclk)에서 뱅크 어드레스 발생기(26)는 모든 뱅크 어드레스들(00, 01, 10, 11)을 발생하여, 뱅크 어드레스 디코더(36)가 연속적으로 뱅크 선택 신호들(ba1, ba2, ba3, ba4)을 활성화하도록 한다. 따라서, 기간(T3) 동안 4개의 클럭신호(sclk)에서 0...1000의 값을 가진 로우 어드레스(RADD)가 리프레쉬되도록 하여 4개의 메모리 뱅크들(10-1 ~ 10-4)은 연속적으로 리프레쉬된다. 카운팅 제어신호 발생기(38)는 각 뱅크가 리프레쉬되었음을 저장하고, 기간(T3)이 종료될 때 카운팅 신호(cnt)를 활성화하여 로우 어드레스를 진행시키고, 새로운 리프레쉬 로우에 대해 뱅크 어드레스 발생기의 사이클을 시작하게 한다.
도11은 도9a 및 9b의 설정 회로 및 카운팅 제어신호 발생기의 변형을 나타낸다. 카운팅 제어신호 발생기(38")는 도2의 카운팅 제어신호 발생기(38)와 유사하게 구성된다. 래치회로들(LA1 ~ LAn)의 출력들(S1 ~ Sn)은 NOR1 및 설정 회로(60")로 전달된다.
설정 회로(60")는 n개의 NAND게이트들(NA-1 ~ NA-n) 각각의 하나의 입력신호를 구동하는 클럭신호(aclk)를 수신한다. NAND게이트들(NA-1 ~ NA-n)의 다른 입력들은 카운팅 제어신호 발생기(38")로부터의 신호들(S1 ~ Sn)에 의해 각각 구동된다. NAND게이트들(NA-1 ~ NA-n)의 출력들은 각각 p채널 트랜지스터들(P1 ~ Pn)의 게이트를 구동한다. p채널 트랜지스터들(P1 ~ Pn)은, 도 7에서와 같이, 뱅크 선택신호 선들(ba1 ~ ban)에 연결된다.
도12는 카운팅 제어신호 발생기(38") 및 설정 회로(60")를 사용할 때 SDRAM들(300, 300’)의 동작을 보여주는 타이밍도이다. 파워 다운 명령이 발생하면 제1기간(T1) 동안 두 개의 앞선 오토 리프레쉬 명령신호들이 뱅크 어드레스들(00, 01)을 발생하기 때문에, 래치들(LA1, LA2)이 세트된다(로우 출력을 가진다). 래치들(L3, 도시되지 않음)(L4, 예를 들면 도11의 Ln)은 세트되지 않으며, 따라서 하이 출력을 갖는다. 결과적으로 클럭신호(aclk)가 활성화되면, NAND게이트(NA-3)(도시되지 않음) 및 NAND게이트(NA-4)(예를 들면 도11의 NA-n)는 로우로 되어 트랜지스터들(P3, 도시되지 않음)(P4, 예를 들면 도 11의 Pn)을 활성화한다. 따라서 도12에 도시된 바와 같이 뱅크 선택 신호(ba3, ba4)가 출력되고, 제2기간(T2') 동안 메모 리 뱅크(10-1, 10-2)를 제외한 메모리 뱅크(10-3, 10-4)에 대해 리프레쉬 동작이 수로우된다. 이로써 리프레쉬 어드레스(RADD)(0...0111)에 대한 리프레쉬 동작이 완료되어 카운팅 제어 신호 발생기(38")가 카운팅 신호(cnt)를 활성화한다. 카운팅 신호(cnt)가 활성화되면, 앞서 설명한 바와 같이 동작이 뱅크 어드레스 발생기로 넘어가서 노멀 셀프 리프레쉬 동작이 수행된다.
도13a 및 13b는 각각 디코딩된 리프레쉬 명령 및 외부 리프레쉬 신호에 따른 SDRAM의 제4실시예를 나타낸다. 예컨대, SDRAM(400)과 SDRAM(100)간의 주된 차이점은 제1스위치(34’) 및 클럭 발생기(24")의 동작에 있다. 이 차이점은 도14의 타이밍도를 참조하여 가장 잘 설명된다.
이전의 타이밍도와 마찬가지로, 뱅크 어드레스들(00, 01) 및 현재 리프레쉬 로우에 대해 오토 리프레쉬 명령이 발생되었을 때 파워 다운 명령이 발생하는 예가 제시된다. 그러나 도3과는 다르게, 셀프 리프레쉬 제어 신호 발생기(22)에 의한 셀프 리프레쉬 제어신호(SREF)의 활성화는 제1스위치(34’)가 내부 뱅크 어드레스(iba2)를 선택하게 하지 않는다. 대신에, 제1스위치(34’)는 어드레스 래치(32)로부터의 내부 뱅크 어드레스(iba1)를 계속적으로 선택한다. 또한, 클럭 발생기(24")는 셀프 리프레쉬 모드가 시작될 때 셀프 리프레쉬 제어신호(SCLK)를 발생하지 않는다.
도 13a/13b의 실시예에서, 셀프 리프레쉬 모드에 진입하였더라도 메모리 제어기는 현재 로우에 대한 리프레쉬 동작을 완료할 것으로 기대된다. SDRAM(400)는 셀프 리프레쉬 모드가 시작될 때 기간(T22) 동안 오토 리프레쉬 명령신호(AREF)에 계속적으로 응답한다. 따라서, 메모리 제어기는 셀프 리프레쉬 모드에서 새로운 오토 리프레쉬 명령을 발생하면서 현재 로우에 대하여 나머지 뱅크 어드레스들(10, 11)을 공급하여, 뱅크들(10-3, 10-4)이 0...0111의 값을 가진 로우 어드레스(RADD)에 대해 리프레쉬되게 한다.
기간(T22)이 끝날 때, 카운팅 제어신호 발생기(38)는 모든 뱅크들이 현재 리프레쉬 로우에 대해 어드레스 지정되었음을 검출하고, 카운팅 신호(cnt)를 활성화한다. 이 카운팅 신호(cnt)는 리프레쉬 어드레스 발생기(28)를 통해 리프레쉬 어드레스(RADD)를 증가시키고, (셀프 리프레쉬 제어신호(SREF)와 조합되어) 클럭 발생기(24")를 활성화하고, (셀프 리프레쉬 제어신호(SREF)와 조합되어) 제1스위치(34’)를 내부 뱅크 어드레스(iba1)의 선택으로부터 내부 뱅크 어드레스(iba2)의 선택으로 전환한다. 이 전환으로 메모리 장치는 노멀 셀프 리프레쉬 모드에 진입한다.
도15는 SDRAM들(400, 400’)의 다른 타이밍도이다. 이 타이밍도는 셀프 리프레쉬 모드에 진입할 때는 현재 로우에 대하여 아직 리프레쉬되지 않은 메모리 뱅크의 개수 또는 정체(identity)를 메모리 제어기가 트랙킹할 필요가 없음을 말해준다. 대신에, 셀프 리프레쉬 모드에 진입한 후에는, 메모리 제어기는 각각의 뱅크에 대한 하나의 오토 리프레쉬 명령을 발생한다. 모든 뱅크들이 현재 로우에 대해 어드레스 지정되었기 때문에 이 사이클이 끝나기 전에 현재 로우가 변하게 된다면, 남은 오토 리프레쉬 사이클들은 무시된다.
앞선 실시예들에서 설명한 메모리 장치들은 메모리 시스템 내에 메모리 제어기와 함께 사용하는 것을 의도한 것이다. 메모리 제어기는 프로세서(processor) 내 에 집적될 수 있고, 또는 메모리와 프로세서간을 인터페이싱하는 별도의 집적회로일 수도 있다. 여러 대표적인 메모리 시스템들이 도16 내지 19에 도시되어 있다.
도16은 메모리 제어기(600)와 메모리 장치(100)를 포함하는 메모리 시스템(500)을 보여준다. 메모리 제어기(600)는 도시된 바와 같이 버스(bus) 상으로 명령(COM), 뱅크 어드레스(BA) 및 로우/컬럼 어드레스(ADD)를 메모리 장치(100)에 공급한다. 라이트 명령의 경우, 메모리 제어기(600)는 데이터 버스 상으로 라이트 데이터(Din)를 메모리 장치(100)에 공급한다. 리드 명령의 경우, 메모리 제어기(600)는 데이터 버스 상으로 리드 데이터(Dout)를 메모리 장치(100)로부터 수신한다. 메모리 제어기는, 메모리 장치(100)가 노멀 모드일 때, 뱅크별 리프레쉬(PBR) 오토 리프레쉬 명령을 메모리 장치(100)에 제공할 것으로 기대된다. 그러나, 제어기(600)는, 앞서 설명한 바와 같이 PBR 사이클의 상태에 관계없이 메모리 장치(100)를 파워 다운 상태로 둘 수 있다. 물론, 메모리 장치(100)는 예컨대, 마찬가지로 앞서 설명한 메모리 장치(200 또는 300)로 교체될 수 있다. 또한 메모리 장치(100)는 파워 다운 상태에 진입한 후, 현재 리프레쉬 로우에 대한 PBR 사이클을 완료하는 데필요한 부가적인 오토 리프레쉬 명령을 제공하는 제어기(600)와 함께 메모리 장치(400)로 교체될 수 있다.
도16에는 하나의 메모리 장치가 도시되어 있으나, 많은 메모리 시스템들은 하나 이상의 메모리 모듈을 포함한다. 도17은 제어기(600), 및 메모리 장치(예컨대 위에서 설명된 100, 200, 300 또는 400)와 동일한 타입의 복수개의 메모리 장치들(100-1 ~ 100-n)을 포함하는 메모리 모듈(100-m)을 사용하는 메모리 시스템(550)을 보여준다. 그 기능은 도16의 메모리 장치와 유사하며, 모듈(100-m)의 버퍼 및/또는 트레이스들(traces; 도시되지 않음)은 COM, BA 및 ADD 신호들을 각각의 메모리 장치(100-1 ~ 100-n)에 분배한다.
도16 및 17은 디코딩된 오토 리프레쉬 명령을 사용하는 메모리 시스템들을 보여준다. 도18 및 19는 메모리 제어기(600’)가 공급하는 외부 오토 리프레쉬 신호(EREF)를 사용하여 오토 리프레쉬 동작을 개시하는 유사한 메모리 시스템들(500’, 550’)을 보여준다. 메모리 시스템들(500’, 550’)은 앞서 설명한 메모리 장치, 예를 들면 메모리 장치들(100’, 200’, 300’, 400’)의 외부 오토 리프레쉬용 형태를 이용한다.
당업자는 많은 다른 구성의 변형이 가능하고 많은 설계 파라미터가 설명되지 않았다는 것을 알 것이다. 예를 들면, 상술한 실시예들의 각종 특징이 다른 변형으로 다른 실시예들과 조합될 수 있다. 상술하고 도시된 특정 회로들은 단지 예에 불과하며, 대부분의 경우에 다른 회로들이 동일 또는 유사한 기능을 달성할 수 있다. 이와 같은 변형 및 구현의 세부 사항은 본 발명의 실시예에 포함되고, 청구범위 내에 포함되도록 의도되어 있다.
본 발명의 메모리 장치는 특정한 메모리 제어기를 필요로 하는 경우가 적고, 리프레쉬 동작에 보다 융통성을 가지고, 셀프 리프레쉬 모드로의 전환을 위한 타이밍도 덜 까다롭다는 장점을 가지고 있다.

Claims (40)

  1. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계; 및
    상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하기 전에 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대해 오토 리프레쉬 동작을 완료하는 단계를 포함하는 동기식 메모리 장치 구동 방법.
  2. 제 1 항에 있어서, 상기 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대한 오토 리프레쉬 동작을 완료하는 단계는,
    모든 메모리 셀 어레이 뱅크들에 대하여 차례로 진행(sequencing through)하는 단계; 및
    각각의 뱅크 내의 상기 현재 로우에 대해 리프레쉬 동작을 수행하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서, 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우으로 업데이트하기 전에 모든 메모리 셀 어레이 뱅크들에 대하여 차례로 진행하는 단계 동안, 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트한 후에 사용되는 리프레쉬 속도보다 빠른 속도로 리프레쉬 동작을 수행하는 단계를 더 포함하는 동기식 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서, 상기 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대한 오토 리프레쉬 동작을 완료하는 단계는 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대하여 동시 리프레쉬 동작을 개시하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  5. 제 4 항에 있어서, 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트한 후에, 각각의 다음 로우에 대해 모든 메모리 셀 어레이 뱅크들의 상기 새로운 로우에 동시에 셀프 리프레쉬 동작을 수행하는 단계를 더 포함하는 동기식 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서, 상기 동시에 셀프 리프레쉬 동작을 수행하는 단계는 각각의 셀프 리프레쉬 동작 동안에 각각의 뱅크의 뱅크 어드레스 신호를 인에이블하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  7. 제 4 항에 있어서, 상기 동시에 셀프 리프레쉬 동작을 수행하는 단계는 각각 의 셀프 리프레쉬 동작 동안에 각각의 뱅크의 뱅크 어드레스 신호를 인에이블하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  8. 제 4 항에 있어서, 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우으로 업데이트한 후에, 각각의 다음 로우에 대해 상기 메모리 셀 어레이 뱅크들의 연속적인 셀프 리프레쉬 동작을 수행하는 단계를 더 포함하는 동기식 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서, 상기 모든 메모리 셀 어레이 뱅크들의 상기 현재 로우에 대해 오토 리프레쉬 동작을 완료하는 단계는,
    각각의 메모리 셀 어레이 뱅크 내의 현재 로우에 대해 리프레쉬 동작이 수행될 때까지 셀프 리프레쉬 모드에 진입한 후 셀프 리프레쉬 모드를 벗어나지 않고 부가적인 외부 리프레쉬 뱅크 어드레스들을 수신하는 단계; 및
    상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트한 후에 셀프 리프레쉬 동작을 수행하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서, 셀프 리프레쉬 모드에 진입한 후에 수신된 상기 부가적인 외부 리프레쉬 뱅크 어드레스들의 개수는 메모리 셀 어레이 뱅크들의 개수와 동일한 동기식 메모리 장치의 동작 방법.
  11. 제 9 항에 있어서, 셀프 리프레쉬 모드에 진입한 후에 수신된 부가적인 외부 리프레쉬 뱅크 어드레스들의 개수는 상기 현재 로우에 대해 리프레쉬 동작이 아직 수행되지 않은 메모리 셀 어레이 뱅크들의 개수와 동일한 동기식 메모리 장치의 동작 방법.
  12. 제 1 항에 있어서, 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하기 전에 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대해 오토 리프레쉬 동작을 완료하는 단계는 상기 현재 로우에 대해 리프레쉬 동작이 수행되지 않은 모든 메모리 셀 어레이 뱅크들 내의 상기 현재 로우에 대하여 동시에 리프레쉬 동작을 개시하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  13. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서, 모든 메모리 셀 어레이 뱅크들을 순차적으로 선택하고, 각 뱅크의 현재 로우에 대해 리프레쉬 동작을 수행하는 단계; 및
    상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  14. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대하여 동시에 리프레쉬 동작을 개시하는 단계; 및
    이어서 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  15. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서, 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대하여 동시에 리프레쉬 동작을 개시하는 단계;
    이어서 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계; 및
    각각의 다음 로우에 대해 상기 메모리 셀 어레이 뱅크들의 연속적인 셀프 리프레쉬 동작을 수행하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  16. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서, 각각의 메모리 셀 어레이 뱅크의 현재 로우에 대해 리프레쉬 동작이 수행될 때까지 셀프 리프레쉬 모드를 해제하지 않고 부가적인 외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    이어서 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계; 및
    상기 현재 로우가 새로운 로우로 업데이트된 후에 셀프 리프레쉬 동작을 수행하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  17. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 뱅크 어드레스를 수신하는 단계;
    상기 외부 리프레쉬 뱅크 어드레스에 대응하는 메모리 셀 어레이 뱅크의 현재 로우에 대하여 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서, 상기 현재 로우에 대해 리프레쉬 동작이 수행되지 않은 모든 메모리 셀 어레이 뱅크들의 현재 로우에 대하여 동시에 리프레쉬 동작을 개시하는 단계;
    이어서 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계; 및
    상기 현재 로우가 새로운 로우로 업데이트된 후에 셀프 리프레쉬 동작을 수로우하는 단계를 포함하는 동기식 메모리 장치의 동작 방법.
  18. 복수개의 메모리 셀 어레이 뱅크들을 포함하는 동기식 메모리 장치의 동작 방법에 있어서,
    외부 리프레쉬 요청을 수신하는 단계;
    상기 외부 리프레쉬 요청에 응답하여 메모리 셀 어레이 뱅크의 현재 로우에 대해 오토 리프레쉬 동작을 수행하는 단계;
    파워 다운 명령에 응답하여 셀프 리프레쉬 모드에 진입하는 단계;
    셀프 리프레쉬 모드에서, 셀프 리프레쉬 모드를 벗어나지 않고 부가적인 외부 리프레쉬 요청을 받아들이고, 각각의 메모리 셀 어레이 뱅크의 현재 로우에 대해 리프레쉬 동작이 수행될 때까지 대응하는 오토 리프레쉬 동작을 수행하는 단계;
    이어서 상기 셀프 리프레쉬 모드에서 상기 현재 로우를 새로운 로우로 업데이트하는 단계; 및
    상기 현재 로우가 새로운 로우로 업데이트된 후에 셀프 리프레쉬 동작을 수로우하는 단계를 포함하는 동기식 메모리 장치 구동 방법.
  19. 메모리 제어기의 동작 방법에 있어서,
    n개의 뱅크들 모두를 어드레스 지정한 다음에 n개의 뱅크들 모두를 다시 어드레스 지정하는 순서로 n개의 메모리 셀 어레이 뱅크들을 가진 메모리 유닛에 오토 리프레쉬 뱅크 어드레스를 발생하여, 상기 메모리 유닛이 상기 뱅크들중 한 뱅크의 다른 로우를 리프레쉬하기 전에 오토 리프레쉬 뱅크 어드레스 순서에 따라 모든 n개의 뱅크들의 현재 로우를 순차적으로 리프레쉬하도록 하는 단계;
    파워 다운 명령을 상기 메모리 유닛에 발생하는 단계; 및
    상기 메모리 유닛을 기동시키지 않고 상기 메모리 유닛에 부가적인 오토 리프레쉬 뱅크 어드레스를 발생하여, 셀프 리프레쉬 동작을 시작하기 전에 상기 메모리 유닛이 상기 현재 로우에 대해 리프레쉬 동작을 완료하도록 하는 단계를 포함하는 메모리 제어기의 동작 방법.
  20. 제 19 항에 있어서, 상기 파워 다운 명령 이후에 발생된 상기 부가적인 오토 리프레쉬 뱅크 어드레스들의 개수는 n과 동일한 메모리 제어기의 동작 방법.
  21. 제 19 항에 있어서, 상기 파워 다운 명령 이후에 발생된 상기 부가적인 오토 리프레쉬 뱅크 어드레스들의 개수는 상기 현재 로우에 대해 아직 리프레쉬 동작이 수행되지 않은 메모리 셀 어레이 뱅크들의 개수와 동일한 메모리 제어기의 동작 방법.
  22. n개의 메모리 뱅크들 및 뱅크 어드레스 지정 가능한 오토 리프레쉬 동작을 포함하고, 적어도 한 번의 오토 리프레쉬 동작에서 상기 n개의 뱅크들 각각이 어드레스 지정될 때까지 각각의 어드레스 지정된 뱅크의 리프레쉬 로우에 오토 리프레쉬 동작을 지정하는 오토 리프레쉬 회로를 포함하고, 셀프 리프레쉬 모드에 진입할 때 각각의 아직 어드레스 지정되지 않은 뱅크의 상기 리프레쉬 로우에 대해 리프레쉬 동작을 완료하는 회로를 포함하는 적어도 하나의 메모리 유닛; 및
    액티브 신호를 활성화하고 상기 메모리 유닛에 외부 리프레쉬 뱅크 어드레스신호를 공급하는 제어기를 구비하고,
    상기 제어기는 리프레쉬 로우에 대해 n번의 연속적인 오토 리프레쉬 동작으로 모든 n개의 뱅크 어드레스 신호들을 공급하고 다음 리프레쉬 로우에 대해 n번의 후속하는 연속적인 오토 리프레쉬 동작으로 모든 n개의 뱅크 어드레스 신호들을 공 급하는 노멀 오토 리프레쉬 모드를 갖고, 상기 제어기는 현재 리프레쉬 로우에 대해 n번의 연속적인 오토 리프레쉬 동작을 완료하지 않고도 셀프 리프레쉬 모드에 진입하라는 신호를 상기 메모리 유닛에 보낼 수 있는 메모리 시스템.
  23. 제 22 항에 있어서, 상기 메모리 유닛과 상기 제어기 사이에 연결되어 상기 제어기가 상기 메모리 유닛에 대해 오토 리프레쉬 동작을 개시하도록 하는 외부 리프레쉬 신호 라인을 더 구비하는 메모리 시스템.
  24. 제 23 항에 있어서, 상기 메모리 유닛은, 적어도 한 번의 오토 리프레쉬 동작으로 상기 리프레쉬 행에 대해 각각의 뱅크가 어드레스 지정될 때까지, 셀프 리프레쉬 모드에 진입한 후에 상기 외부 리프레쉬 신호 라인 상의 오토 리프레쉬 동작에 응답하는 메모리 시스템.
  25. 제 22 항에 있어서, 상기 메모리 유닛과 상기 제어기 사이에 연결된 명령 신호 라인을 더 구비하고, 상기 제어기는 상기 명령 신호 라인 상에 적절한 신호를 제공함으로써 상기 메모리 유닛이 활성화 명령, 오토 리프레쉬 명령 및 셀프 리프레쉬 명령을 수행하도록 요청하는 메모리 시스템.
  26. 독립적으로 어드레스 지정 가능한 복수(n)개의 메모리 셀 어레이 뱅크들;
    모든 메모리 셀 어레이 뱅크들에 현재 리프레쉬 로우를 지정하는 리프레쉬 어드레스 발생기;
    리프레쉬 동작을 위해 외부에서 공급되는 뱅크 어드레스를 수신하고, 상기 뱅크 어드레스에 대응하는 상기 메모리 셀 어레이 뱅크에 상기 리프레쉬 동작을 적용하는 뱅크 어드레스 회로;
    상기 복수의 메모리 셀 어레이 뱅크들 각각의 현재 리프레쉬 로우에 리프레쉬 동작이 어드레스 지정되었을 때 상기 리프레쉬 어드레스 발생기에 새로운 리프레쉬 로우를 발생하라는 신호를 보내는 리프레쉬 뱅크 어드레스 카운터; 및
    셀프 리프레쉬 모드에서 상기 메모리 셀 어레이 뱅크들에 리프레쉬 동작을 적용하는 셀프 리프레쉬 회로를 구비하되,
    상기 셀프 리프레쉬 회로는 셀프 리프레쉬 모드에 진입할 때 및 상기 현재 리프레쉬 로우를 새로운 로우로 업데이트하기 전에 모든 메모리 셀 어레이 뱅크들의 현재 리프레쉬 로우에 대해 리프레쉬 동작을 완료하는 회로를 포함하는 동기식 메모리 장치.
  27. 제 26 항에 있어서, 상기 셀프 리프레쉬 회로는,
    셀프 리프레쉬 모드에서 셀프 리프레쉬 뱅크 어드레스를 발생하는 뱅크 어드레스 발생기; 및
    리프레쉬 동작을 위해, 상기 외부에서 공급되는 뱅크 어드레스 또는 상기 셀프 리프레쉬 뱅크 어드레스를 선택하는 제1스위치를 포함하는 동기식 메모리 장치.
  28. 제 27 항에 있어서, 상기 제1스위치는 셀프 리프레쉬 모드에서 상기 셀프 리프레쉬 뱅크 어드레스를 선택하는 동기식 메모리 장치.
  29. 제 28 항에 있어서, 상기 뱅크 어드레스 발생기는 상기 현재 리프레쉬 로우를 업데이트하기 전에, 셀프 리프레쉬 모드에 진입할 때 각각의 메모리 셀 어레이 뱅크의 셀프 리프레쉬 뱅크 어드레스를 순차적으로 발생하는 동기식 메모리 장치.
  30. 제 28 항에 있어서, 상기 뱅크 어드레스 발생기는 상기 현재 리프레쉬 로우를 업데이트하기 전에, 셀프 리프레쉬 모드에 진입할 때 상기 현재 로우에 대한 리프레쉬 동작으로 어드레스 지정되지 않은 각각의 메모리 셀 어레이 뱅크의 셀프 리프레쉬 뱅크 어드레스를 순차적으로 발생하는 동기식 메모리 장치.
  31. 제 28 항에 있어서, 셀프 리프레쉬 모드에 진입할 때 제1리프레쉬 동작을 위해 모든 메모리 셀 어레이 뱅크들을 선택하는 설정 회로를 더 구비하는 동기식 메모리 장치.
  32. 제 28 항에 있어서, 셀프 리프레쉬 모드에 진입할 때 제1리프레쉬 동작을 위해 상기 현재 로우에 대한 리프레쉬 동작에서 어드레스 지정되지 않은 모든 메모리 셀 어레이 뱅크들을 선택하는 설정 회로를 더 구비하는 동기식 메모리 장치.
  33. 제 27 항에 있어서, 상기 제1스위치는 일단 셀프 리프레쉬 모드에서 상기 현재 리프레쉬 로우가 새로운 로우로 업데이트되면 상기 셀프 리프레쉬 뱅크 어드레스를 선택하는 동기식 메모리 장치.
  34. 제 33 항에 있어서, 셀프 리프레쉬 모드에서 상기 제1스위치가 상기 셀프 리프레쉬 뱅크 어드레스를 선택하기 전에, 상기 메모리 유닛은 리프레쉬 동작을 위해 외부에서 공급되는 뱅크 어드레스를 계속 수신하는 동기식 메모리 장치.
  35. 제 34 항에 있어서, 셀프 리프레쉬 모드에 진입하기 전에 상기 현재 로우에 대한 리프레쉬 동작에서 어드레스 지정되지 않은 모든 메모리 셀 어레이 뱅크들이 리프레쉬 동작이 지정될 때까지 상기 메모리 유닛은 리프레쉬 동작을 위해 외부에서 제공되는 뱅크 어드레스를 계속 인가하는 동기식 메모리 장치.
  36. 제 34 항에 있어서, 상기 메모리 장치는 셀프 리프레쉬 동작에 진입한 후에 리프레쉬 동작을 위해 n개의 외부에서 공급되는 뱅크 어드레스들을 수신하는 동기식 메모리 장치.
  37. 제 36 항에 있어서, 상기 셀프 리프레쉬 클럭 발생기는 셀프 리프레쉬 모드에 진입하면 인에이블되고, 상기 현재 리프레쉬 로우가 새로운 로우로 업데이트되면 디스에이블되는 오토 리프레쉬 클럭 발생기, 및 상기 오토 리프레쉬 클럭 발생 기가 디스에이블되면 셀프 리프레쉬 모드에서 인에이블되는 셀프 리프레쉬 클럭 발생기를 구비하고,
    상기 오토 리프레쉬 클럭 발생기는 제1속도의 출력 클럭신호를 발생하고, 상기 셀프 리프레쉬 클럭 발생기는 제2속도로 출력 클럭신호를 발생하고, 상기 셀프 리프레쉬 클럭 발생기는 상기 오토 리프레쉬 클럭 발생기 및 상기 셀프 리프레쉬 클럭 발생기의 상기 출력 클럭신호들을 논리합하는 출력단을 가지는 동기식 메모리 장치.
  38. 제 26 항에 있어서, 상기 셀프 리프레쉬 회로는 셀프 리프레쉬 모드에 진입한 후에 리프레쉬 동작을 위하여 모든 메모리 셀 어레이 뱅크들을 선택하는 설정 회로를 구비하는 동기식 메모리 장치.
  39. 제 35 항에 있어서, 상기 설정 회로는
    셀프 리프레쉬 클럭을 지연시키는 지연 회로;
    상기 셀프 리프레쉬 클럭과 상기 지연된 셀프 리프레쉬 클럭을 수신하는 NOR 게이트; 및
    상기 NOR 게이트 출력에 응답하여 모든 메모리 셀 어레이 뱅크들의 뱅크 어드레스 라인을 구동하는 구동 회로를 포함하는 동기식 메모리 장치.
  40. 제 26 항에 있어서, 상기 셀프 리프레쉬 회로는 셀프 리프레쉬 모드에 진입 할 때 제1리프레쉬 동작을 위해 상기 현재 로우에 대한 리프레쉬 동작에서 어드레스 지정되지 않은 모든 메모리 셀 어레이 뱅크들을 선택하는 설정 회로를 포함하는 동기식 메모리 장치.
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