KR20140104181A - 반도체 메모리 시스템 - Google Patents

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Abstract

본 기술은 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보를 외부에 제공하고, 복수의 오토 리프레쉬 명령에 응답하여 채널 별 오토 리프레쉬 동작을 수행하도록 구성되는 반도체 메모리; 및 복수의 리프레쉬 특성 정보에 따라 생성한 복수의 오토 리프레쉬 명령을 상기 반도체 메모리에 제공하도록 구성된 메모리 컨트롤러를 포함한다.

Description

반도체 메모리 시스템{SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리 시스템에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 메모리(1)의 구성을 나타낸 블록도이다.
종래의 기술에 따른 반도체 메모리는 서로 독립적으로 동작하는 채널 구조를 가질 수 있다.
즉, 도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 메모리(1)는 복수의 채널(채널 A - 채널 D)을 포함한다.
복수의 채널(채널 A - 채널 D) 각각은 주변회로 블록을 구비한다.
이때 반도체 메모리는 그 동작 특성상 리프레쉬 동작을 필수적으로 수행해야 한다.
따라서 종래의 기술에 따른 반도체 메모리(1)는 리프레쉬 동작 즉, 셀프 리프레쉬(Self Refresh) 동작 주기를 결정하기 위한 리프레쉬 주기신호 생성블록을 포함한다.
복수의 채널(채널 A - 채널 D)은 리프레쉬 주기신호 생성블록에서 생성된 리프레쉬 주기신호(SPERIOD)를 공유하여 리프레쉬 동작을 수행한다.
이때 복수의 채널(채널 A - 채널 D)의 리프레쉬 주기는 테스트 과정(예를 들어, 웨이퍼 테스트)에서 리프레쉬 특성이 가장 좋지 않은 채널을 기준으로 정해진다.
리프레쉬 특성이 좋지 않은 채널의 경우, 리프레쉬 특성이 좋은 채널에 비해 상대적으로 자주 리프레쉬를 수행해야 하는 것을 의미한다.
따라서 종래의 기술은 리프레쉬 특성이 좋은 채널의 경우에도, 리프레쉬 특성이 가장 좋지 않은 채널과 동일한 주기를 리프레쉬를 수행하여 불필요한 전류 소비를 발생시키고 결국, 반도체 메모리 전체 소비 전류를 증가시키게 된다.
본 발명의 실시예는 소비 전류를 감소시킬 수 있도록 한 반도체 메모리 시스템을 제공한다.
본 발명의 실시예는 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보를 외부에 제공하고, 복수의 오토 리프레쉬 명령에 응답하여 채널 별 오토 리프레쉬 동작을 수행하도록 구성되는 반도체 메모리; 및 복수의 리프레쉬 특성 정보에 따라 생성한 복수의 오토 리프레쉬 명령을 상기 반도체 메모리에 제공하도록 구성된 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시예는 상기 메모리 컨트롤러가 상기 복수의 리프레쉬 특성 정보에 따라 상기 복수의 오토 리프레쉬 명령의 주기를 독립적으로 설정하도록 구성될 수 있다.
본 발명의 실시예는 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보를 외부에 제공하고, 복수의 오토 리프레쉬 명령에 응답하여 채널 별 오토 리프레쉬 동작을 수행하며, 복수의 셀프 리프레쉬 차단 명령에 해당하는 채널의 셀프 리프레쉬 동작을 차단하도록 구성되는 반도체 메모리; 및 채널 사용 정보 및 복수의 리프레쉬 특성 정보에 따라 생성한 복수의 오토 리프레쉬 명령 및 상기 복수의 셀프 리프레쉬 차단 명령을 상기 반도체 메모리에 제공하도록 구성된 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시예는 상기 메모리 컨트롤러가 상기 채널 사용 정보에 따라 상기 복수의 오토 리프레쉬 명령과 상기 복수의 셀프 리프레쉬 차단 명령을 선택적으로 활성화시키도록 구성될 수 있다.
본 기술은 반도체 메모리 시스템은 소비 전류를 감소시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 메모리(1)의 구성을 나타낸 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 시스템(100)의 구성을 나타낸 블록도,
도 3은 도 2의 반도체 메모리(300)의 구성을 나타낸 블록도,
도 4는 도 3의 셀프 리프레쉬 주기 제어부(800)의 회로도,
도 5는 도 4의 예비 주기 신호들(Preiod<2:5>)의 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 시스템(100)의 구성을 나타낸 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 시스템(100)은 메모리 컨트롤러(200) 및 반도체 메모리(300)를 포함한다.
반도체 메모리(300)는 내부 설정 정보에 따라 복수의 채널 별로 독립적인 주기의 셀프 리프레쉬 동작을 수행하도록 구성된다.
또한 반도체 메모리(300)는 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보(INF_SREF<A:D>)를 외부에 제공하고, 복수의 오토 리프레쉬 명령(AREF<A:D>)에 응답하여 채널 별 오토 리프레쉬 동작을 수행하며, 복수의 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>)에 해당하는 채널의 셀프 리프레쉬 동작을 차단하도록 구성된다.
메모리 컨트롤러(200)는 채널 사용 정보 및 복수의 리프레쉬 특성 정보(INF_SREF<A:D>)에 따라 반도체 메모리(300)의 채널 별 리프레쉬 특성에 맞도록 생성한 복수의 오토 리프레쉬 명령(AREF<A:D>) 및 복수의 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>)을 반도체 메모리(300)에 제공하도록 구성된다.
메모리 컨트롤러(200)는 반도체 메모리(300)를 제어하는 구성으로서, 반도체 메모리(300)의 채널들의 메모리 사용 여부를 알 수 있다. 예를 들어, 데이터가 기록되지 않은 채널 등의 채널 사용 정보를 알 수 있다.
이때 리프레쉬 특성 정보(INF_SREF<A:D>)는 각 채널의 테스트 과정(예를 들어, 웨이퍼 테스트)에서 리프레쉬 특성을 측정하고, 그 차에 따라 서로 다른 값을 가지도록 설정될 수 있다.
즉, 리프레쉬 특성이 나쁠수록 리프레쉬 주기가 짧아지는 특성을 정보 형태로 설정한 것이다.
따라서 메모리 컨트롤러(200)는 리프레쉬 특성 정보(INF_SREF<A:D>)에 따라 각 채널의 리프레쉬 특성을 판단할 수 있다.
도 3은 도 2의 반도체 메모리(300)의 구성을 나타낸 블록도이다.
도 3에 도시된 바와 같이, 도 2의 반도체 메모리(300)는 복수의 채널(채널 A - 채널 D)(400 - 700) 및 셀프 리프레쉬 주기 제어부(800)를 포함한다.
채널 A(400)는 주변회로 블록(410)을 포함한다. 이때 도시하지는 않았지만 채널 A(400)는 메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록(미 도시) 또한 포함한다.
주변회로 블록(410)은 리프레쉬 특성 정보(INF_SREF<A>)를 메모리 컨트롤러(200)에 제공하고, 오토 리프레쉬 명령(AREF<A>)에 응답하여 오토 리프레쉬 동작을 수행하며, 셀프 리프레쉬 주기신호(SPERIOD_<A>)에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된다.
채널 B(500)는 주변회로 블록(510)을 포함한다. 이때 도시하지는 않았지만 채널 B(500)는 메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록(미 도시) 또한 포함한다.
주변회로 블록(510)은 리프레쉬 특성 정보(INF_SREF<B>)를 메모리 컨트롤러(200)에 제공하고, 오토 리프레쉬 명령(AREF<B>)에 응답하여 오토 리프레쉬 동작을 수행하며, 셀프 리프레쉬 주기신호(SPERIOD_<B>)에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된다.
채널 C(600)는 주변회로 블록(610)을 포함한다. 이때 도시하지는 않았지만 채널 C(600)는 메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록(미 도시) 또한 포함한다.
주변회로 블록(610)은 리프레쉬 특성 정보(INF_SREF<C>)를 메모리 컨트롤러(200)에 제공하고, 오토 리프레쉬 명령(AREF<C>)에 응답하여 오토 리프레쉬 동작을 수행하며, 셀프 리프레쉬 주기신호(SPERIOD_<C>)에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된다.
채널 D(700)는 주변회로 블록(710)을 포함한다. 이때 도시하지는 않았지만 채널 D(700)는 메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록(미 도시) 또한 포함한다.
주변회로 블록(710)은 리프레쉬 특성 정보(INF_SREF<D>)를 메모리 컨트롤러(200)에 제공하고, 오토 리프레쉬 명령(AREF<D>)에 응답하여 오토 리프레쉬 동작을 수행하며, 셀프 리프레쉬 주기신호(SPERIOD_<D>)에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된다.
셀프 리프레쉬 주기 제어부(800)는 내부 설정 정보에 따라 독립적인 주기를 갖는 복수의 셀프 리프레쉬 주기신호(SPERIOD_<A:D>)를 생성하며, 복수의 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>)에 응답하여 복수의 셀프 리프레쉬 주기신호(SPERIOD_<A:D>)를 선택적으로 비 활성화시키도록 구성된다.
이때 내부 설정 정보로서, 복수의 리프레쉬 특성 정보(INF_SREF<A:D>)가 사용될 수 있다.
한편, 상술한 본 발명의 실시예는 리프레쉬 특성 정보(INF_SREF<A:D>)를 각 채널의 주변회로 블록에서 제공하는 예를 든 것일 뿐, 반도체 메모리의 정보를 저장하기 위한 채널 외부의 별도의 저장영역 또는 모드 레지스터 등에 저장하는 것도 가능하다.
도 4는 도 3의 셀프 리프레쉬 주기 제어부(800)의 회로도이다.
도 4에 도시된 바와 같이, 도 3의 셀프 리프레쉬 주기 제어부(800)는 오실레이터(810), 예비 주기신호 생성부(820) 및 복수의 주기신호 생성부(830 - 860)를 포함한다.
오실레이터(810)는 발진 신호(SROSC)를 생성하도록 구성된다.
예비 주기신호 생성부(820)는 발진 신호(SROSC)에 응답하여 복수의 예비 주기신호(PERIOD<2:5>)를 생성하도록 구성된다.
복수의 주기신호 생성부(830 - 860)는 각각의 내부 설정 정보에 따라 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<A:D>)로서 출력하도록 구성된다.
복수의 주기신호 생성부(830 - 860)는 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<A:D>)를 비 활성화시키도록 구성된다.
주기신호 생성부(830)는 내부 설정 정보에 따라 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<A>)로서 출력하고, 셀프 리프레쉬 차단 명령(DIS_SREF<A>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<A>)를 비 활성화시키도록 구성된다.
주기신호 생성부(840)는 내부 설정 정보에 따라 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<B>)로서 출력하고, 셀프 리프레쉬 차단 명령(DIS_SREF<B>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<B>)를 비 활성화시키도록 구성된다.
주기신호 생성부(850)는 내부 설정 정보에 따라 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<C>)로서 출력하고, 셀프 리프레쉬 차단 명령(DIS_SREF<C>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<C>)를 비 활성화시키도록 구성된다.
주기신호 생성부(860)는 내부 설정 정보에 따라 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<D>)로서 출력하고, 셀프 리프레쉬 차단 명령(DIS_SREF<D>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<D>)를 비 활성화시키도록 구성된다.
주기신호 생성부(830)는 퓨즈 블록(831), 디코딩 블록(832) 및 선택부(833)를 포함한다.
퓨즈 블록(831)은 내부 설정 정보로서, 내부 퓨즈 제어를 통해 설정된 퓨즈 신호(E_FU<0:1>)를 출력하도록 구성된다.
퓨즈 블록(831)은 전자 퓨즈를 포함할 수 있다.
이때 내부 설정 정보 즉, 퓨즈 신호(E_FU<0:1>)는 리프레쉬 특성 정보(INF_SREF<A>)와 동일한 값을 가질 수 있다.
디코딩 블록(832)은 퓨즈 신호(E_FU<0:1>)를 디코딩하여 복수의 인에이블 신호(EN<1:4>)를 생성하도록 구성된다.
디코딩 블록(832)은 복수의 인버터(IV1, IV2) 및 복수의 노아 게이트(NR1 - NR4)를 포함한다.
선택부(833)는 복수의 인에이블 신호(EN<1:4>)에 응답하여 복수의 예비 주기신호(PERIOD<2:5>) 중에서 하나를 선택하여 셀프 리프레쉬 주기신호(SPERIOD_<A>)로서 출력하고, 셀프 리프레쉬 차단 명령(DIS_SREF<A>)에 응답하여 셀프 리프레쉬 주기신호(SPERIOD_<A>)를 비 활성화시키도록 구성된다.
선택부(833)는 복수의 인에이블 신호(EN<1:4>)와 복수의 예비 주기신호(PERIOD<2:5>)를 부정 논리곱하는 낸드 게이트들(ND1 - ND4), 낸드 게이트들(ND1 - ND4)의 출력을 부정 논리곱하는 낸드 게이트(ND5), 셀프 리프레쉬 차단 명령(DIS_SREF<A>)을 반전시키는 인버터(IV3) 및 낸드 게이트(ND5)의 출력과 인버터(IV3)의 출력을 논리곱하는 앤드 게이트(AND1)를 포함한다.
다른 주기신호 생성부들(840 - 860)은 주기신호 생성부(830)와 동일하게 구성할 수 있다.
도 5는 도 4의 예비 주기 신호들(Preiod<2:5>)의 파형도이다.
예비 주기신호 생성부(820)는 도 5와 같이, 발진 신호(SROSC)를 서로 다른 분주비로 분주하여 복수의 예비 주기신호(PERIOD<2:5>)를 생성할 수 있다.
이와 같이 구성된 반도체 메모리 시스템(100)의 리프레쉬 제어 동작을 설명하면 다음과 같다.
반도체 메모리(300)는 특정 타이밍 예를 들어, 반도체 메모리(300)를 메모리 컨트롤러(200)와 연결하는 타이밍, 또는 시스템 초기화 과정에서 리프레쉬 특성 정보(INF_SREF<A:D>)를 메모리 컨트롤러(200)에 제공한다.
물론, 메모리 컨트롤러(200)가 반도체 메모리(300)의 특성 정보를 읽어내는 과정에서 리프레쉬 특성 정보(INF_SREF<A:D>)를 읽어내는 것도 가능하다.
반도체 메모리(300)는 셀프 리프레쉬 주기 제어부(800)에서 채널별로 독립적으로 제공된 셀프 리프레쉬 주기신호(SPERIOD_<A:D>)에 따라 셀프 리프레쉬 동작을 수행한다.
한편, 메모리 컨트롤러(200)는 리프레쉬 특성 정보(INF_SREF<A:D>)에 따라 반도체 메모리(300)의 각 채널의 리프레쉬 특성을 판단하고, 그에 맞도록 독립적인 주기를 갖는 오토 리프레쉬 명령(AREF<A:D>)을 반도체 메모리(300)에 제공한다.
즉, 메모리 컨트롤러(200)는 리프레쉬 특성이 우수한 채널에 대해서는 리프레쉬 특성이 나쁜 채널에 비해 오토 리프레쉬 주기를 길게 조정하여 오토 리프레쉬 명령(AREF<A:D>)를 생성한다.
예를 들어, 복수의 채널(채널 A - 채널 D) 중에서 채널 A 내지 채널 C는 리프레쉬 특성이 우수하고, 채널 D는 리프레쉬 특성이 상대적으로 나쁜 것으로 가정한다.
메모리 컨트롤러(200)는 오토 리프레쉬 명령(AREF<A:D>) 중에서 오토 리프레쉬 명령(AREF<A:C>)에 비해 오토 리프레쉬 명령(AREF<D>)을 짧은 주기로 제공한다.
따라서 반도체 메모리(300)는 채널 A 내지 채널 C에 대한 오토 리프레쉬 동작을 채널 D에 비해 상대적으로 적은 횟수만큼 수행할 수 있다.
또한 메모리 컨트롤러(200)는 반도체 메모리(300)의 채널들의 메모리 사용 여부 즉, 데이터가 기록되지 않은 채널 등의 채널 사용 정보를 파악하고 있다.
따라서 메모리 컨트롤러(200)는 채널 사용 정보를 고려하여 오토 리프레쉬 명령(AREF<A:D>)을 선택적으로 활성화시켜 반도체 메모리(300)에 제공할 수 있다.
예를 들어, 복수의 채널(채널 A - 채널 D) 중에서 채널 A 및 채널 B는 데이터 기록이 이루어진 상태이고, 채널 C 및 채널 D는 데이터 기록이 이루어지지 않은 상태라 가정한다.
즉, 채널 C 및 채널 D에 대해서는 오토 리프레쉬 동작이 불필요하다.
메모리 컨트롤러(200)는 오토 리프레쉬 명령(AREF<A:D>) 중에서 오토 리프레쉬 명령(AREF<A:B>)을 활성화시켜 반도체 메모리(300)에 제공한다.
따라서 반도체 메모리(300)는 채널 C 및 채널 D에 대한 오토 리프레쉬 동작을 수행하지 않는다.
또한 메모리 컨트롤러(200)는 채널 사용 정보에 따라 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>)을 선택적으로 활성화시켜 출력할 수 있다.
예를 들어, 복수의 채널(채널 A - 채널 D) 중에서 채널 A 및 채널 B는 데이터 기록이 이루어진 상태이고, 채널 C 및 채널 D는 데이터 기록이 이루어지지 않은 상태라 가정한다.
즉, 채널 C 및 채널 D에 대해서는 셀프 리프레쉬 동작이 불필요하다.
메모리 컨트롤러(200)는 셀프 리프레쉬 차단 명령(DIS_SREF<A:D>) 중에서 셀프 리프레쉬 차단 명령(DIS_SREF<C:D>)을 활성화시켜 반도체 메모리(300)에 제공한다.
반도체 메모리(300)는 채널 C 및 채널 D에 상응하는 셀프 리프레쉬 주기신호(SPERIOD_<C:D>)를 비 활성화시킴으로써 채널 C 및 채널 D에 대한 셀프 리프레쉬 동작을 차단한다.
따라서 본 발명의 실시예는 불필요한 셀프 리프레쉬 동작 및 오토 리프레쉬 동작으로 인한 소비 전류를 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보를 외부에 제공하고, 복수의 오토 리프레쉬 명령에 응답하여 채널 별 오토 리프레쉬 동작을 수행하도록 구성되는 반도체 메모리; 및
    복수의 리프레쉬 특성 정보에 따라 생성한 복수의 오토 리프레쉬 명령을 상기 반도체 메모리에 제공하도록 구성된 메모리 컨트롤러를 포함하는 반도체 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 리프레쉬 특성 정보를 상기 메모리 컨트롤러에 제공하고, 상기 복수의 오토 리프레쉬 명령에 응답하여 오토 리프레쉬 동작을 수행하며, 복수의 셀프 리프레쉬 주기신호에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된 복수의 채널, 및
    내부 설정 정보에 따라 독립적인 주기를 갖는 상기 복수의 셀프 리프레쉬 주기신호를 생성하도록 구성된 셀프 리프레쉬 주기 제어부를 포함하는 반도체 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 리프레쉬 특성 정보는
    상기 복수의 채널의 테스트 과정에서 정해지는 반도체 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 복수의 채널은 각각
    메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록, 및
    상기 복수의 리프레쉬 특성 정보 중에서 하나를 상기 메모리 컨트롤러에 제공하고, 상기 복수의 오토 리프레쉬 명령 중에서 하나에 응답하여 오토 리프레쉬 동작을 수행하며, 상기 복수의 셀프 리프레쉬 주기신호 중에서 하나에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된 주변회로 블록을 포함하는 반도체 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 셀프 리프레쉬 주기 제어부는
    발진 신호에 응답하여 복수의 예비 주기신호를 생성하도록 구성된 예비 주기신호 생성부, 및
    각각의 내부 설정 정보에 따라 상기 복수의 예비 주기신호 중에서 하나를 선택하여 상기 복수의 셀프 리프레쉬 주기신호로서 출력하도록 구성된 복수의 주기신호 생성부를 포함하는 반도체 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 복수의 주기신호 생성부는 각각
    내부 설정 정보로서 퓨즈 신호를 출력하도록 구성된 퓨즈 블록,
    상기 퓨즈 신호를 디코딩하여 복수의 인에이블 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 복수의 인에이블 신호에 응답하여 상기 복수의 예비 주기신호 중에서 하나를 선택하여 상기 복수의 셀프 리프레쉬 주기신호의 하나로서 출력하도록 구성된 선택부를 포함하는 반도체 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 내부 설정 정보는 상기 복수의 리프레쉬 특성 정보와 동일한 값을 가지도록 구성된 반도체 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    상기 복수의 리프레쉬 특성 정보에 따라 상기 복수의 오토 리프레쉬 명령의 주기를 독립적으로 설정하도록 구성되는 반도체 메모리 시스템.
  9. 채널 별 리프레쉬 특성에 따른 복수의 리프레쉬 특성 정보를 외부에 제공하고, 복수의 오토 리프레쉬 명령에 응답하여 채널 별 오토 리프레쉬 동작을 수행하며, 복수의 셀프 리프레쉬 차단 명령에 해당하는 채널의 셀프 리프레쉬 동작을 차단하도록 구성되는 반도체 메모리; 및
    채널 사용 정보 및 복수의 리프레쉬 특성 정보에 따라 생성한 복수의 오토 리프레쉬 명령 및 상기 복수의 셀프 리프레쉬 차단 명령을 상기 반도체 메모리에 제공하도록 구성된 메모리 컨트롤러를 포함하는 반도체 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 리프레쉬 특성 정보를 상기 메모리 컨트롤러에 제공하고, 상기 복수의 오토 리프레쉬 명령에 응답하여 오토 리프레쉬 동작을 수행하며, 복수의 셀프 리프레쉬 주기신호에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된 복수의 채널, 및
    내부 설정 정보에 따라 독립적인 주기를 갖는 상기 복수의 셀프 리프레쉬 주기신호를 생성하며, 상기 복수의 셀프 리프레쉬 차단 명령에 응답하여 상기 복수의 셀프 리프레쉬 주기신호를 선택적으로 비 활성화시키도록 구성된 셀프 리프레쉬 주기 제어부를 포함하는 반도체 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 복수의 리프레쉬 특성 정보는
    상기 복수의 채널의 테스트 과정에서 정해지는 반도체 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 복수의 채널은 각각
    메모리 영역 및 입출력 관련 회로 구성을 포함하는 코어 블록, 및
    상기 복수의 리프레쉬 특성 정보 중에서 하나를 상기 메모리 컨트롤러에 제공하고, 상기 복수의 오토 리프레쉬 명령 중에서 하나에 응답하여 오토 리프레쉬 동작을 수행하며, 상기 복수의 셀프 리프레쉬 주기신호 중에서 하나에 응답하여 셀프 리프레쉬 동작을 수행하도록 구성된 주변회로 블록을 포함하는 반도체 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 셀프 리프레쉬 주기 제어부는
    발진 신호에 응답하여 복수의 예비 주기신호를 생성하도록 구성된 예비 주기신호 생성부, 및
    각각의 내부 설정 정보에 따라 상기 복수의 예비 주기신호 중에서 하나를 선택하여 상기 복수의 셀프 리프레쉬 주기신호로서 출력하고, 상기 복수의 셀프 리프레쉬 차단 명령에 응답하여 상기 복수의 셀프 리프레쉬 주기신호를 비 활성화시키도록 구성된 복수의 주기신호 생성부를 포함하는 반도체 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 복수의 주기신호 생성부는 각각
    내부 설정 정보로서 퓨즈 신호를 출력하도록 구성된 퓨즈 블록,
    상기 퓨즈 신호를 디코딩하여 복수의 인에이블 신호를 생성하도록 구성된 디코딩 블록, 및
    상기 복수의 인에이블 신호에 응답하여 상기 복수의 예비 주기신호 중에서 하나를 선택하여 상기 복수의 셀프 리프레쉬 주기신호의 하나로서 출력하고, 상기 복수의 셀프 리프레쉬 차단 명령 중에서 하나에 응답하여 상기 복수의 셀프 리프레쉬 주기신호 중에서 하나를 비 활성화시키도록 구성된 선택부를 포함하는 반도체 메모리 시스템.
  15. 제 9 항에 있어서,
    상기 내부 설정 정보는 상기 복수의 리프레쉬 특성 정보와 동일한 값을 가지도록 구성된 반도체 메모리 시스템.
  16. 제 9 항에 있어서,
    상기 메모리 컨트롤러는
    상기 복수의 리프레쉬 특성 정보에 따라 상기 복수의 오토 리프레쉬 명령의 주기를 독립적으로 설정하도록 구성되는 반도체 메모리 시스템.
  17. 제 9 항에 있어서,
    상기 메모리 컨트롤러는
    상기 채널 사용 정보에 따라 상기 복수의 오토 리프레쉬 명령과 상기 복수의 셀프 리프레쉬 차단 명령을 선택적으로 활성화시키도록 구성되는 반도체 메모리 시스템.
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