JPH1083669A - 半導体メモリ素子のリフレッシュ制御回路 - Google Patents
半導体メモリ素子のリフレッシュ制御回路Info
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- JPH1083669A JPH1083669A JP9231023A JP23102397A JPH1083669A JP H1083669 A JPH1083669 A JP H1083669A JP 9231023 A JP9231023 A JP 9231023A JP 23102397 A JP23102397 A JP 23102397A JP H1083669 A JPH1083669 A JP H1083669A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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Abstract
(57)【要約】
【課題】半導体メモリ素子のリフレッシュの効率化を図
り、リフレッシュ動作によるオーバーヘッドを減少させ
た半導体メモリ素子のリフレッシュ制御回路を提供す
る。 【解決手段】リフレッシュ命令信号REF ＿CLK 及びバン
クアドレス信号BKiを受けて、該バンクアドレス信号BKi
に該当するバンクを指定するバンク選択信号HXBKi 及
びリフレッシュアドレスを増加させるクロック信号INCH
X ＿BKi を出力するバンク選択回路10と、複数のバンク
０, １, ２, …にそれぞれ接続され、バンク選択信号HX
BKi に応じて動作し、接続するバンクの各記憶素子を順
次リフレッシュさせるリフレッシュアドレス信号HXj を
クロック信号INCHX ＿BXi に従って発生する複数のリフ
レッシュドレス発生回路20,20',20"…と、から構成され
る。
り、リフレッシュ動作によるオーバーヘッドを減少させ
た半導体メモリ素子のリフレッシュ制御回路を提供す
る。 【解決手段】リフレッシュ命令信号REF ＿CLK 及びバン
クアドレス信号BKiを受けて、該バンクアドレス信号BKi
に該当するバンクを指定するバンク選択信号HXBKi 及
びリフレッシュアドレスを増加させるクロック信号INCH
X ＿BKi を出力するバンク選択回路10と、複数のバンク
０, １, ２, …にそれぞれ接続され、バンク選択信号HX
BKi に応じて動作し、接続するバンクの各記憶素子を順
次リフレッシュさせるリフレッシュアドレス信号HXj を
クロック信号INCHX ＿BXi に従って発生する複数のリフ
レッシュドレス発生回路20,20',20"…と、から構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
のリフレッシュ制御回路に係るもので、詳しくは、リフ
レッシュ動作の効率を向上させた半導体メモリ素子のリ
フレッシュ制御回路に関する。
のリフレッシュ制御回路に係るもので、詳しくは、リフ
レッシュ動作の効率を向上させた半導体メモリ素子のリ
フレッシュ制御回路に関する。
【０００２】
【従来の技術】一般に、半導体メモリ素子は、1970年代
にDRAMが開発された以後、集積度の向上及び大容量化が
急速に行なわれ、最近では、256 メガビットDRAMの安定
生産の実用化に関する研究が盛んに行われている。集積
度の増加に伴い、実際の書込み読出し動作時間に対する
リフレッシュ動作時間のオーバーヘッド（overhead）を
増加させないために、従来ではリフレッシュ周期を長く
する等の処置が行われている。例えば、16メガDRAMの場
合は、リフレッシュ周期が32msecまたは64msecとされ、
一部の低電力素子の場合には、リフレッシュ周期が128m
sec とされる。
にDRAMが開発された以後、集積度の向上及び大容量化が
急速に行なわれ、最近では、256 メガビットDRAMの安定
生産の実用化に関する研究が盛んに行われている。集積
度の増加に伴い、実際の書込み読出し動作時間に対する
リフレッシュ動作時間のオーバーヘッド（overhead）を
増加させないために、従来ではリフレッシュ周期を長く
する等の処置が行われている。例えば、16メガDRAMの場
合は、リフレッシュ周期が32msecまたは64msecとされ、
一部の低電力素子の場合には、リフレッシュ周期が128m
sec とされる。
【０００３】このように、集積度の増加に従ってリフレ
ッシュ周期が長くなると、256 メガ以上のDRAMではリフ
レッシュ周期が256msec 以上となる。しかし、実際の記
憶素子においては、漏れ電流の影響によりリフレッシュ
周期が128msec よりも大きくなると、再書込みによるデ
ータの保持率が低下するため、リフレッシュ効率を向上
させることが必要となる。
ッシュ周期が長くなると、256 メガ以上のDRAMではリフ
レッシュ周期が256msec 以上となる。しかし、実際の記
憶素子においては、漏れ電流の影響によりリフレッシュ
周期が128msec よりも大きくなると、再書込みによるデ
ータの保持率が低下するため、リフレッシュ効率を向上
させることが必要となる。
【０００４】図６は、１つのチップ内に複数のバンク
（ここではバンク０, １を示す）を独立的に備えた従来
のSDRAM （Synchronous DRAM）のリフレッシュ制御回路
の動作を示した信号波形図である。図６では、まず、
(A) のクロック信号CLOCK に同期してバンク０をアクテ
ィブ状態（書込み読出し処理のためのアクセスが可能な
状態）にさせる命令が発せられると、(E) のバンクアド
レス信号BKi がバンク０を選択させるものになり、バン
ク０が(B) のハイレベルで示すアクティブ状態にされ
る。また、バンク１についてもバンク０と同様にしてア
クティブ状態にされる。次に、リフレッシュ命令が発せ
られると、バンク０, １がそれぞれアクセス不可の状態
にされ、同時にプリチャージ（Precharge ）された後、
(D) のリフレッシュクロックREF ＿CLK が出力される
と、各バンク内部で記憶素子の再書込み動作が下位ビッ
トから順次実行される。このリフレッシュ動作が終了し
て、次にバンクをアクティブ状態にする命令が発せられ
ると、各バンクがアクセス可能な状態にされる。
（ここではバンク０, １を示す）を独立的に備えた従来
のSDRAM （Synchronous DRAM）のリフレッシュ制御回路
の動作を示した信号波形図である。図６では、まず、
(A) のクロック信号CLOCK に同期してバンク０をアクテ
ィブ状態（書込み読出し処理のためのアクセスが可能な
状態）にさせる命令が発せられると、(E) のバンクアド
レス信号BKi がバンク０を選択させるものになり、バン
ク０が(B) のハイレベルで示すアクティブ状態にされ
る。また、バンク１についてもバンク０と同様にしてア
クティブ状態にされる。次に、リフレッシュ命令が発せ
られると、バンク０, １がそれぞれアクセス不可の状態
にされ、同時にプリチャージ（Precharge ）された後、
(D) のリフレッシュクロックREF ＿CLK が出力される
と、各バンク内部で記憶素子の再書込み動作が下位ビッ
トから順次実行される。このリフレッシュ動作が終了し
て、次にバンクをアクティブ状態にする命令が発せられ
ると、各バンクがアクセス可能な状態にされる。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体メモリ素子のリフレッシュ制御回路に
おいては、全てのバンクがプリチャージされバンク内の
各記憶素子が順次リフレッシュされる間（図６でTRP,TR
C に示す間）は、何れのバンクにもアクセスができない
ようになっているため、１つのチップ内に複数のバンク
がある場合であっても、１つのバンクのみを備えたDRAM
の場合と同様に、リフレッシュ動作によるオーバーヘッ
ドが発生するという不都合な点があった。
うな従来の半導体メモリ素子のリフレッシュ制御回路に
おいては、全てのバンクがプリチャージされバンク内の
各記憶素子が順次リフレッシュされる間（図６でTRP,TR
C に示す間）は、何れのバンクにもアクセスができない
ようになっているため、１つのチップ内に複数のバンク
がある場合であっても、１つのバンクのみを備えたDRAM
の場合と同様に、リフレッシュ動作によるオーバーヘッ
ドが発生するという不都合な点があった。
【０００６】本発明は上記の点に着目してなされたもの
で、半導体メモリ素子のリフレッシュの効率化を図り、
リフレッシュ動作によるオーバーヘッドを減少させた半
導体メモリ素子のリフレッシュ制御回路を提供すること
を目的とする。
で、半導体メモリ素子のリフレッシュの効率化を図り、
リフレッシュ動作によるオーバーヘッドを減少させた半
導体メモリ素子のリフレッシュ制御回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】このため本発明の請求項
１に記載の発明は、１つのチップ内に複数のバンクを備
えた半導体メモリ素子のリフレッシュ制御回路におい
て、前記複数のバンクのうちの外部から選択されたバン
クを指定するバンク選択信号を発生するバンク選択部
と、前記各バンク毎に接続され、前記バンク選択信号で
選択されて、接続するバンク中の各記憶素子を順次リフ
レッシュさせるリフレッシュアドレス信号を発生する複
数のリフレッシュアドレス発生部と、を備えて構成され
る。
１に記載の発明は、１つのチップ内に複数のバンクを備
えた半導体メモリ素子のリフレッシュ制御回路におい
て、前記複数のバンクのうちの外部から選択されたバン
クを指定するバンク選択信号を発生するバンク選択部
と、前記各バンク毎に接続され、前記バンク選択信号で
選択されて、接続するバンク中の各記憶素子を順次リフ
レッシュさせるリフレッシュアドレス信号を発生する複
数のリフレッシュアドレス発生部と、を備えて構成され
る。
【０００８】かかる構成によれば、半導体メモリ素子の
外部からバンク選択部にバンクを選択させる命令が入力
されると、その命令に該当するバンクを指定するバンク
選択信号が発生してそれぞれのリフレッシュアドレス発
生部に送られる。各リフレッシュアドレス発生部では、
接続するバンクがバンク選択信号で指定されたものであ
るとき、そのバンクにリフレッシュアドレス信号が出力
されてバンク内の各記憶素子が順次リフレッシュされ
る。同一バンク内の全ての記憶素子がリフレッシュされ
ると、次のバンクが選択されて複数のバンクのリフレッ
シュ動作が順次行われるようになる。
外部からバンク選択部にバンクを選択させる命令が入力
されると、その命令に該当するバンクを指定するバンク
選択信号が発生してそれぞれのリフレッシュアドレス発
生部に送られる。各リフレッシュアドレス発生部では、
接続するバンクがバンク選択信号で指定されたものであ
るとき、そのバンクにリフレッシュアドレス信号が出力
されてバンク内の各記憶素子が順次リフレッシュされ
る。同一バンク内の全ての記憶素子がリフレッシュされ
ると、次のバンクが選択されて複数のバンクのリフレッ
シュ動作が順次行われるようになる。
【０００９】請求項２に記載の発明は、１つのチップ内
に複数のバンクを備えた半導体メモリ素子のリフレッシ
ュ制御回路において、外部からの命令に基づいて前記各
バンクを順次指定するバンク選択信号を発生するバンク
選択部と、全てのバンク内の共通なアドレスの記憶素子
をリフレッシュさせるリフレッシュアドレス信号を発生
し、該リフレッシュアドレス信号を前記バンク選択信号
に従って各バンクに順次印加する１つのリフレッシュア
ドレス発生部と、全てのバンク内の前記リフレッシュア
ドレス信号に対応する記憶素子がリフレッシュされる
と、前記アドレス発生部に他のリフレッシュアドレス信
号を発生させるリフレッシュアドレス調節部と、を備え
て構成される。
に複数のバンクを備えた半導体メモリ素子のリフレッシ
ュ制御回路において、外部からの命令に基づいて前記各
バンクを順次指定するバンク選択信号を発生するバンク
選択部と、全てのバンク内の共通なアドレスの記憶素子
をリフレッシュさせるリフレッシュアドレス信号を発生
し、該リフレッシュアドレス信号を前記バンク選択信号
に従って各バンクに順次印加する１つのリフレッシュア
ドレス発生部と、全てのバンク内の前記リフレッシュア
ドレス信号に対応する記憶素子がリフレッシュされる
と、前記アドレス発生部に他のリフレッシュアドレス信
号を発生させるリフレッシュアドレス調節部と、を備え
て構成される。
【００１０】かかる構成によれば、外部からの命令を受
けて、複数のバンクのいずれかを順次指定するバンク選
択信号がバンク選択部で生成される。また、リフレッシ
ュアドレス発生部では、全てのバンクについて、同じア
ドレスの記憶素子をリフレッシュさせるリフレッシュア
ドレス信号が生成され、このリフレッシュアドレス信号
が前記バンク選択信号に従って各バンクに順次出力され
て、それぞれのバンク内のリフレッシュアドレス信号に
対応する記憶素子がリフレッシュされる。全てのバンク
の共通なアドレスの記憶素子がリフレッシュされると、
リフレッシュアドレス調節部によって、前記アドレス発
生部で生成されるリフレッシュアドレス信号が他のアド
レスを指定するものに更新され、各バンクの対応する記
憶素子が順次リフレッシュされるようになる。
けて、複数のバンクのいずれかを順次指定するバンク選
択信号がバンク選択部で生成される。また、リフレッシ
ュアドレス発生部では、全てのバンクについて、同じア
ドレスの記憶素子をリフレッシュさせるリフレッシュア
ドレス信号が生成され、このリフレッシュアドレス信号
が前記バンク選択信号に従って各バンクに順次出力され
て、それぞれのバンク内のリフレッシュアドレス信号に
対応する記憶素子がリフレッシュされる。全てのバンク
の共通なアドレスの記憶素子がリフレッシュされると、
リフレッシュアドレス調節部によって、前記アドレス発
生部で生成されるリフレッシュアドレス信号が他のアド
レスを指定するものに更新され、各バンクの対応する記
憶素子が順次リフレッシュされるようになる。
【００１１】また、請求項３に記載の発明では、請求項
２に記載の発明において、前記バンク選択部が、リフレ
ッシュ動作開始時に初期化されるものとする。かかる構
成によれば、リフレッシュ動作が開始される時、一旦バ
ンク選択部が初期化された後に、外部からの命令に基づ
いたバンク選択信号が出力されるようになる。
２に記載の発明において、前記バンク選択部が、リフレ
ッシュ動作開始時に初期化されるものとする。かかる構
成によれば、リフレッシュ動作が開始される時、一旦バ
ンク選択部が初期化された後に、外部からの命令に基づ
いたバンク選択信号が出力されるようになる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、第１の実施形態に係
る半導体メモリ素子のリフレッシュ制御回路の構成を示
すブロック図である。なお、第１の実施形態は、請求項
１に記載の発明に対応するものである。
て図面を用いて説明する。図１は、第１の実施形態に係
る半導体メモリ素子のリフレッシュ制御回路の構成を示
すブロック図である。なお、第１の実施形態は、請求項
１に記載の発明に対応するものである。
【００１３】図１において、本回路は、リフレッシュ命
令信号REF ＿CLK 及び選択されるバンクを示すバンクア
ドレス信号BKi を外部より受け、該バンクアドレス信号
BKiに対応したバンク選択信号HXBKi 及びリフレッシュ
アドレスを更新させるためのクロック信号INCHX ＿BXi
を出力するバンク選択部としてのバンク選択回路10と、
複数のバンク０, １, ２, …にそれぞれ対応させて接続
され、バンク選択回路10からのバンク選択信号HXBKi に
応じて動作し、接続するバンクの各記憶素子を順次リフ
レッシュさせるリフレッシュアドレス信号HXj をクロッ
ク信号INCHX ＿BXi に従って発生する複数のリフレッシ
ュアドレス発生部としてのリフレッシュアドレス発生回
路20,20',20", …と、から構成され、リフレッシュ命令
信号REF＿CLK と共に印加されるバンクアドレス信号BKi
に該当するバンクのリフレッシュアドレスのみを順次
変化させて記憶素子のリフレッシュを行うようになって
いる。
令信号REF ＿CLK 及び選択されるバンクを示すバンクア
ドレス信号BKi を外部より受け、該バンクアドレス信号
BKiに対応したバンク選択信号HXBKi 及びリフレッシュ
アドレスを更新させるためのクロック信号INCHX ＿BXi
を出力するバンク選択部としてのバンク選択回路10と、
複数のバンク０, １, ２, …にそれぞれ対応させて接続
され、バンク選択回路10からのバンク選択信号HXBKi に
応じて動作し、接続するバンクの各記憶素子を順次リフ
レッシュさせるリフレッシュアドレス信号HXj をクロッ
ク信号INCHX ＿BXi に従って発生する複数のリフレッシ
ュアドレス発生部としてのリフレッシュアドレス発生回
路20,20',20", …と、から構成され、リフレッシュ命令
信号REF＿CLK と共に印加されるバンクアドレス信号BKi
に該当するバンクのリフレッシュアドレスのみを順次
変化させて記憶素子のリフレッシュを行うようになって
いる。
【００１４】リフレッシュアドレス発生回路20は、図２
に示すように、例えば、ビット別に配置された８つのフ
リップフロップ21〜28から形成され、各フリップフロッ
プは、その出力端子COUT,CPOUTが隣接した上位ビットの
フリップフロップの入力端子CIN,CPINにそれぞれ連結さ
れる。また、最下位ビットを処理するためのフリップフ
ロップ21の入力端子CIN,CPINには電源電圧VCC が印加さ
れる。
に示すように、例えば、ビット別に配置された８つのフ
リップフロップ21〜28から形成され、各フリップフロッ
プは、その出力端子COUT,CPOUTが隣接した上位ビットの
フリップフロップの入力端子CIN,CPINにそれぞれ連結さ
れる。また、最下位ビットを処理するためのフリップフ
ロップ21の入力端子CIN,CPINには電源電圧VCC が印加さ
れる。
【００１５】このような第１の実施形態の作用は、外部
からバンク選択回路10にリフレッシュ命令信号REF ＿CL
K 及びバンクアドレス信号BKi が入力されると、バンク
選択回路10では、バンクアドレス信号BKi に対応したリ
フレッシュアドレス発生回路を駆動させるバンク選択信
号HXBKi が生成され、該バンク選択信号HXBKi 及びリフ
レッシュアドレスを更新させるクロック信号INCHX ＿BX
i が各リフレッシュアドレス発生回路20,20',20", …に
出力される。各リフレッシュアドレス発生回路20,20',2
0", …では、接続するバンクアドレスがバンク選択信号
HXBKi に該当するとき、そのバンク内の記憶素子のアド
レスを指定してリフレッシュさせるリフレッシュアドレ
ス信号HXj を発生する。このリフレッシュアドレス信号
HXj は、例えば、まず最下位のアドレスを指定するリフ
レッシュアドレス信号HX0 がフリップフロップ２１から
出力され、以降、クロック信号INCHX ＿BXi に同期し
て、上位のアドレスを指定するリフレッシュアドレス信
号HX1,HX2,…が順次出力される。このようなリフレッシ
ュアドレス信号HXj により、選択されたバンクのみのリ
フレッシュ動作が行われ、そのバンク内のリフレッシュ
が終了するとバンクアドレス信号BKi により次にリフレ
ッシュされるバンクが指定される。
からバンク選択回路10にリフレッシュ命令信号REF ＿CL
K 及びバンクアドレス信号BKi が入力されると、バンク
選択回路10では、バンクアドレス信号BKi に対応したリ
フレッシュアドレス発生回路を駆動させるバンク選択信
号HXBKi が生成され、該バンク選択信号HXBKi 及びリフ
レッシュアドレスを更新させるクロック信号INCHX ＿BX
i が各リフレッシュアドレス発生回路20,20',20", …に
出力される。各リフレッシュアドレス発生回路20,20',2
0", …では、接続するバンクアドレスがバンク選択信号
HXBKi に該当するとき、そのバンク内の記憶素子のアド
レスを指定してリフレッシュさせるリフレッシュアドレ
ス信号HXj を発生する。このリフレッシュアドレス信号
HXj は、例えば、まず最下位のアドレスを指定するリフ
レッシュアドレス信号HX0 がフリップフロップ２１から
出力され、以降、クロック信号INCHX ＿BXi に同期し
て、上位のアドレスを指定するリフレッシュアドレス信
号HX1,HX2,…が順次出力される。このようなリフレッシ
ュアドレス信号HXj により、選択されたバンクのみのリ
フレッシュ動作が行われ、そのバンク内のリフレッシュ
が終了するとバンクアドレス信号BKi により次にリフレ
ッシュされるバンクが指定される。
【００１６】したがって、図３の波形図に示すように、
(A) のクロック信号CLOCK に同期して、例えば、バンク
０をリフレッシュさせる命令が発せられるときには、
(B) のバンク０だけがアクセス不可の状態にされ、プリ
チャージされた後(D) のリフレッシュクロック信号REF
＿CLK （リフレッシュアドレス信号HXj に該当）に同期
してリフレッシュ動作が行われる。しかしこのとき、
(C) のバンク１や図示されない他のバンクは通常の書込
み読出し処理のためのアクセスが可能なアクティブ状態
とされる。
(A) のクロック信号CLOCK に同期して、例えば、バンク
０をリフレッシュさせる命令が発せられるときには、
(B) のバンク０だけがアクセス不可の状態にされ、プリ
チャージされた後(D) のリフレッシュクロック信号REF
＿CLK （リフレッシュアドレス信号HXj に該当）に同期
してリフレッシュ動作が行われる。しかしこのとき、
(C) のバンク１や図示されない他のバンクは通常の書込
み読出し処理のためのアクセスが可能なアクティブ状態
とされる。
【００１７】このように第１の実施形態では、選択され
たバンク毎にリフレッシュ動作が実行され、他のバンク
についてはアクティブ状態が維持されるようになるた
め、リフレッシュの効率化を図ることができ、リフレッ
シュ動作によるオーバーヘッドを減少させることができ
る。次に、請求項２に記載の発明に対応する第２の実施
形態について説明する。
たバンク毎にリフレッシュ動作が実行され、他のバンク
についてはアクティブ状態が維持されるようになるた
め、リフレッシュの効率化を図ることができ、リフレッ
シュ動作によるオーバーヘッドを減少させることができ
る。次に、請求項２に記載の発明に対応する第２の実施
形態について説明する。
【００１８】図４は、第２の実施形態の構成を示すブロ
ック図である。図４において、本回路は、上記第１の実
施形態と同様にリフレッシュ命令信号REF ＿CLK 及びバ
ンクアドレス信号BKi を外部より受け、該バンクアドレ
ス信号BKi に基づいて複数のバンクを順次指定するバン
ク選択信号HXBKi を出力するバンク選択部としてのバン
ク選択回路40と、複数のバンク０, １, ２, …に接続さ
れ、各バンク０, １, ２, …に共通なアドレスの記憶素
子をリフレッシュさせるリフレッシュアドレス信号HXj
を発生し、該リフレッシュアドレス信号HXj を前記バン
ク選択信号HXBKi に従って各バンクに順次印加する１つ
のリフレッシュアドレス発生部としてのリフレッシュア
ドレス発生回路30と、バンク選択回路40からのバンク選
択信号HXBKi を入力してリフレッシュアドレス発生回路
30の動作を制御する信号INCHX を出力するリフレッシュ
アドレス調節部としてのリフレッシュアドレス調節回路
50と、から構成される。リフレッシュアドレス発生回路
30は、全てのバンクについて、リフレッシュアドレス信
号HXj に対応する記憶素子のリフレッシュが終了する
と、リフレッシュアドレス調節回路50からの信号INCHX
に従って、次のリフレッシュアドレス信号HXj を発生す
る。
ック図である。図４において、本回路は、上記第１の実
施形態と同様にリフレッシュ命令信号REF ＿CLK 及びバ
ンクアドレス信号BKi を外部より受け、該バンクアドレ
ス信号BKi に基づいて複数のバンクを順次指定するバン
ク選択信号HXBKi を出力するバンク選択部としてのバン
ク選択回路40と、複数のバンク０, １, ２, …に接続さ
れ、各バンク０, １, ２, …に共通なアドレスの記憶素
子をリフレッシュさせるリフレッシュアドレス信号HXj
を発生し、該リフレッシュアドレス信号HXj を前記バン
ク選択信号HXBKi に従って各バンクに順次印加する１つ
のリフレッシュアドレス発生部としてのリフレッシュア
ドレス発生回路30と、バンク選択回路40からのバンク選
択信号HXBKi を入力してリフレッシュアドレス発生回路
30の動作を制御する信号INCHX を出力するリフレッシュ
アドレス調節部としてのリフレッシュアドレス調節回路
50と、から構成される。リフレッシュアドレス発生回路
30は、全てのバンクについて、リフレッシュアドレス信
号HXj に対応する記憶素子のリフレッシュが終了する
と、リフレッシュアドレス調節回路50からの信号INCHX
に従って、次のリフレッシュアドレス信号HXj を発生す
る。
【００１９】このような第２の実施形態においては、外
部からリフレッシュの命令が発せられると、バンク選択
回路40では、バンクアドレス信号BKi を基にバンクアド
レスが順次変化するバンク選択信号HXBKi が生成されリ
フレッシュアドレス調節回路50に出力される。リフレッ
シュアドレス調節回路50では、バンク選択信号HXBKiに
基づいてリフレッシュアドレス発生回路30の動作を制御
する信号INCHX が生成されリフレッシュアドレス発生回
路30に送られる。リフレッシュアドレス発生回路30で
は、各バンク０, １, ２, …に共通なリフレッシュアド
レス信号HXj が生成され、このリフレッシュアドレス信
号HXj が信号INCHX で指定されるバンク選択信号HXBKi
に従ったバンクBKi に順次印加される。全てのバンクの
リフレッシュアドレス信号HXj に対応する記憶素子がリ
フレッシュされると、リフレッシュアドレス信号HXj が
更新されて次のアドレスの記憶素子のリフレッシュが実
行される。
部からリフレッシュの命令が発せられると、バンク選択
回路40では、バンクアドレス信号BKi を基にバンクアド
レスが順次変化するバンク選択信号HXBKi が生成されリ
フレッシュアドレス調節回路50に出力される。リフレッ
シュアドレス調節回路50では、バンク選択信号HXBKiに
基づいてリフレッシュアドレス発生回路30の動作を制御
する信号INCHX が生成されリフレッシュアドレス発生回
路30に送られる。リフレッシュアドレス発生回路30で
は、各バンク０, １, ２, …に共通なリフレッシュアド
レス信号HXj が生成され、このリフレッシュアドレス信
号HXj が信号INCHX で指定されるバンク選択信号HXBKi
に従ったバンクBKi に順次印加される。全てのバンクの
リフレッシュアドレス信号HXj に対応する記憶素子がリ
フレッシュされると、リフレッシュアドレス信号HXj が
更新されて次のアドレスの記憶素子のリフレッシュが実
行される。
【００２０】このように第２の実施形態によれば、各バ
ンクの同一のアドレスの記憶素子がバンク毎に順次リフ
レッシュされ、リフレッシュ動作が実行されていない他
のアドレス及びバンクについてはアクセス可能な状態と
なるため、リフレッシュの効率化を図ることができ、リ
フレッシュ動作によるオーバーヘッドを減少させること
ができる。
ンクの同一のアドレスの記憶素子がバンク毎に順次リフ
レッシュされ、リフレッシュ動作が実行されていない他
のアドレス及びバンクについてはアクセス可能な状態と
なるため、リフレッシュの効率化を図ることができ、リ
フレッシュ動作によるオーバーヘッドを減少させること
ができる。
【００２１】次に、請求項３に記載の発明に対応する第
３の実施形態について説明する。第３の実施形態は、上
記第２実施形態のバンク選択回路40について、リフレッ
シュ命令信号REF ＿CLK が入力されたとき、それ以前に
生成されたバンク選択信号HXBKi が出力されないように
構成したものである。図５は、第３の実施形態の構成を
示すブロック図である。ただし、第２の実施形態の構成
と同様の部分には同じ符号を付してその説明を省略す
る。
３の実施形態について説明する。第３の実施形態は、上
記第２実施形態のバンク選択回路40について、リフレッ
シュ命令信号REF ＿CLK が入力されたとき、それ以前に
生成されたバンク選択信号HXBKi が出力されないように
構成したものである。図５は、第３の実施形態の構成を
示すブロック図である。ただし、第２の実施形態の構成
と同様の部分には同じ符号を付してその説明を省略す
る。
【００２２】図５に示す本回路のバンク選択回路70は、
リセット端子RESET を備え、リフレッシュ命令信号REF
＿CLK が印加された時、リセット信号POWERCK がリセッ
ト端子RESET に印加されてバンク選択回路70が初期化さ
れるようになっている。即ち、リフレッシュ動作が開始
される時、一旦バンク選択回路70が初期化された後、リ
フレッシュ命令信号REF ＿CLK と共に入力されるバンク
アドレス信号BKi に基づいたバンク選択信号HXBKi が出
力されるようになる。これによりリフレッシュ開始時の
回路動作を安定したものにできる。
リセット端子RESET を備え、リフレッシュ命令信号REF
＿CLK が印加された時、リセット信号POWERCK がリセッ
ト端子RESET に印加されてバンク選択回路70が初期化さ
れるようになっている。即ち、リフレッシュ動作が開始
される時、一旦バンク選択回路70が初期化された後、リ
フレッシュ命令信号REF ＿CLK と共に入力されるバンク
アドレス信号BKi に基づいたバンク選択信号HXBKi が出
力されるようになる。これによりリフレッシュ開始時の
回路動作を安定したものにできる。
【００２３】
【発明の効果】以上説明したように、請求項１に記載の
発明は、選択されたバンク毎にリフレッシュ動作が実行
されることによって、リフレッシュ動作が実行されない
他のバンクについては、書込み読出し処理のためのアク
セスが可能な状態が維持されるため、リフレッシュの効
率化を図ることができ、リフレッシュ動作によるオーバ
ーヘッドを減少させることができる。
発明は、選択されたバンク毎にリフレッシュ動作が実行
されることによって、リフレッシュ動作が実行されない
他のバンクについては、書込み読出し処理のためのアク
セスが可能な状態が維持されるため、リフレッシュの効
率化を図ることができ、リフレッシュ動作によるオーバ
ーヘッドを減少させることができる。
【００２４】また、請求項２に記載の発明は、複数のバ
ンク内の共通なアドレスの記憶素子が各バンク毎に順次
リフレッシュされることによって、リフレッシュ動作が
実行されない他のアドレス及びバンクについてはアクセ
ス可能な状態となるため、上記と同様な効果を得ること
ができる。更に、請求項３に記載の発明は、請求項２に
記載の発明の効果に加えて、リフレッシュ動作開始時に
バンク選択部が初期化されることによって、以前に生成
されたバンク選択信号がバンク選択部から出力されない
ようになるため、リフレッシュ開始時の回路動作の安定
化を図ることができる。
ンク内の共通なアドレスの記憶素子が各バンク毎に順次
リフレッシュされることによって、リフレッシュ動作が
実行されない他のアドレス及びバンクについてはアクセ
ス可能な状態となるため、上記と同様な効果を得ること
ができる。更に、請求項３に記載の発明は、請求項２に
記載の発明の効果に加えて、リフレッシュ動作開始時に
バンク選択部が初期化されることによって、以前に生成
されたバンク選択信号がバンク選択部から出力されない
ようになるため、リフレッシュ開始時の回路動作の安定
化を図ることができる。
【図１】本発明の第１の実施形態に係る半導体メモリ素
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
【図２】同上第１の実施形態のリフレッシュアドレス発
生回路の構成を示した回路図である。
生回路の構成を示した回路図である。
【図３】同上第１の実施形態の回路動作を示した波形図
である。
である。
【図４】本発明の第２の実施形態に係る半導体メモリ素
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
【図５】本発明の第３の実施形態に係る半導体メモリ素
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
子のリフレッシュ制御回路の構成を示すブロック図であ
る。
【図６】従来の半導体メモリ素子のリフレッシュ制御回
路の動作を示した波形図である。
路の動作を示した波形図である。
10,40,70 バンク選択回路 20,20',20",30 リフレッシュアドレス発生回路 50 リフレッシュアドレス調節回路 0,1,2,… バンク BKi バンクアドレス信号 HXBKi バンク選択信号 HXj リフレッシュアドレス信号
Claims (3)
- 【請求項１】１つのチップ内に複数のバンクを備えた半
導体メモリ素子のリフレッシュ制御回路において、 前記複数のバンクのうちの外部から選択されたバンクを
指定するバンク選択信号を発生するバンク選択部と、 前記各バンク毎に接続され、前記バンク選択信号で選択
されて、接続するバンク中の各記憶素子を順次リフレッ
シュさせるリフレッシュアドレス信号を発生する複数の
リフレッシュアドレス発生部と、 を備えて構成されたことを特徴とする半導体メモリ素子
のリフレッシュ制御回路。 - 【請求項２】１つのチップ内に複数のバンクを備えた半
導体メモリ素子のリフレッシュ制御回路において、 外部からの命令に基づいて前記各バンクを順次指定する
バンク選択信号を発生するバンク選択部と、 全てのバンク内の共通なアドレスの記憶素子をリフレッ
シュさせるリフレッシュアドレス信号を発生し、該リフ
レッシュアドレス信号を前記バンク選択信号に従って各
バンクに順次印加する１つのリフレッシュアドレス発生
部と、 全てのバンク内の前記リフレッシュアドレス信号に対応
する記憶素子がリフレッシュされると、前記アドレス発
生部に他のリフレッシュアドレス信号を発生させるリフ
レッシュアドレス調節部と、 を備えて構成されたことを特徴とする半導体メモリ素子
のリフレッシュ制御回路。 - 【請求項３】前記バンク選択部が、リフレッシュ動作開
始時に初期化されることを特徴とする請求項２記載の半
導体メモリ素子のリフレッシュ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960035726A KR100237621B1 (ko) | 1996-08-27 | 1996-08-27 | 반도체 메모리소자의 리프레시 제어회로 |
| KR35726/1996 | 1996-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083669A true JPH1083669A (ja) | 1998-03-31 |
Family
ID=19470912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9231023A Pending JPH1083669A (ja) | 1996-08-27 | 1997-08-27 | 半導体メモリ素子のリフレッシュ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1083669A (ja) |
| KR (1) | KR100237621B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
| JP2006031929A (ja) * | 2004-07-21 | 2006-02-02 | Samsung Electronics Co Ltd | 同期式メモリ装置及びその動作方法並びにメモリシステム |
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| JP2008500679A (ja) * | 2004-05-27 | 2008-01-10 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455372B1 (ko) * | 1997-11-03 | 2004-12-17 | 삼성전자주식회사 | 자동 리프레쉬 수행시간이 감소될 수 있는 싱크로너스 디램 |
| KR100492795B1 (ko) * | 1997-12-31 | 2005-08-12 | 주식회사 하이닉스반도체 | 뱅크선택회로 |
| US6529433B2 (en) * | 2001-04-03 | 2003-03-04 | Hynix Semiconductor, Inc. | Refresh mechanism in dynamic memories |
| KR100481923B1 (ko) * | 2002-07-15 | 2005-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100843708B1 (ko) * | 2006-06-01 | 2008-07-04 | 삼성전자주식회사 | 동적 반도체 메모리 장치, 이 장치의 오토 리프레쉬 방법,및 이 장치를 구비한 시스템 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380493A (ja) * | 1989-08-22 | 1991-04-05 | Yokogawa Electric Corp | メモリ・リフレッシュ回路 |
-
1996
- 1996-08-27 KR KR1019960035726A patent/KR100237621B1/ko not_active IP Right Cessation
-
1997
- 1997-08-27 JP JP9231023A patent/JPH1083669A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004171660A (ja) * | 2002-11-19 | 2004-06-17 | Sony Corp | 情報記憶装置、情報記憶方法、情報記憶プログラム |
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| JP4738814B2 (ja) * | 2002-12-31 | 2011-08-03 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| JP2008500679A (ja) * | 2004-05-27 | 2008-01-10 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
| JP4699455B2 (ja) * | 2004-05-27 | 2011-06-08 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
| JP2006031929A (ja) * | 2004-07-21 | 2006-02-02 | Samsung Electronics Co Ltd | 同期式メモリ装置及びその動作方法並びにメモリシステム |
| JP4559318B2 (ja) * | 2004-07-21 | 2010-10-06 | 三星電子株式会社 | 同期式メモリ装置及びその動作方法並びにメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980016197A (ko) | 1998-05-25 |
| KR100237621B1 (ko) | 2000-01-15 |
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