JPH09306165A - Ｄｒａｍリフレッシュ制御回路 - Google Patents
Ｄｒａｍリフレッシュ制御回路Info
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- JPH09306165A JPH09306165A JP8121667A JP12166796A JPH09306165A JP H09306165 A JPH09306165 A JP H09306165A JP 8121667 A JP8121667 A JP 8121667A JP 12166796 A JP12166796 A JP 12166796A JP H09306165 A JPH09306165 A JP H09306165A
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- memory block
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- memory
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Abstract
(57)【要約】
【課題】 複数個のブロックに分割したＤＲＡＭで構成
されたメモリの各メモリブロックに対して、リフレッシ
ュを時分割にて行い、リフレッシュを行っていないメモ
リブロックに対して、リード／ライトアクセスを可能と
し、処理能力を高める。 【解決手段】 リフレッシュを実行しているタイミング
を示す各メモリブロック対応のリフレッシュタイミング
信号を監視して、ＤＲＡＭのリフレッシュ実行中であっ
ても、当該メモリブロック対応のリフレッシュタイミン
グ信号が出力されていないときには、当該メモリブロッ
クへのリード／ライトアクセスを許容する。
されたメモリの各メモリブロックに対して、リフレッシ
ュを時分割にて行い、リフレッシュを行っていないメモ
リブロックに対して、リード／ライトアクセスを可能と
し、処理能力を高める。 【解決手段】 リフレッシュを実行しているタイミング
を示す各メモリブロック対応のリフレッシュタイミング
信号を監視して、ＤＲＡＭのリフレッシュ実行中であっ
ても、当該メモリブロック対応のリフレッシュタイミン
グ信号が出力されていないときには、当該メモリブロッ
クへのリード／ライトアクセスを許容する。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭリフレッシ
ュ制御回路に係り、特にＤＲＡＭのリフレッシュリ中で
あっても、リフレッシュを行っていないＤＲＡＭのメモ
リブロックに対しては、リード／ライトアクセスを可能
とし、処理能力を向上させたＤＲＡＭリフレッシュ制御
回路に関するものである。
ュ制御回路に係り、特にＤＲＡＭのリフレッシュリ中で
あっても、リフレッシュを行っていないＤＲＡＭのメモ
リブロックに対しては、リード／ライトアクセスを可能
とし、処理能力を向上させたＤＲＡＭリフレッシュ制御
回路に関するものである。
【０００２】
【従来の技術】周知のように、ＤＲＡＭの記録情報は動
的で過渡的であるため、一定期間毎にリフレッシュを行
う必要がある。
的で過渡的であるため、一定期間毎にリフレッシュを行
う必要がある。
【０００３】従来技術では、ＤＲＡＭの全メモリ素子を
一度にリフレッシュするように構成されていたため、リ
フレッシュ時の消費電流が非常に大きくなり、瞬間的な
電源電圧の変動を起こしたり、ノイズを発生させたりし
て、メモリの信頼性を低下させるという問題点がある。
一度にリフレッシュするように構成されていたため、リ
フレッシュ時の消費電流が非常に大きくなり、瞬間的な
電源電圧の変動を起こしたり、ノイズを発生させたりし
て、メモリの信頼性を低下させるという問題点がある。
【０００４】上記問題点を解決するため、特開平５―０
０６６６４号公報に記載の発明が提案されている。上記
公報によれば、ＤＲＡＭを複数個のメモリブロックに分
割し、さらにリフレッシュ制御を行うＲＡＳ信号を時分
割し、各メモリブロックに異なるタイミングでＲＡＳ信
号を供給してリフレッシュを行う発明が開示されている
（ＲＡＳオンリリフレッシュ）。
０６６６４号公報に記載の発明が提案されている。上記
公報によれば、ＤＲＡＭを複数個のメモリブロックに分
割し、さらにリフレッシュ制御を行うＲＡＳ信号を時分
割し、各メモリブロックに異なるタイミングでＲＡＳ信
号を供給してリフレッシュを行う発明が開示されている
（ＲＡＳオンリリフレッシュ）。
【０００５】全てのメモリブロックがリフレッシュを完
了するまで、リード／ライトアクセスを禁止していたた
め、処理能力が低下する。
了するまで、リード／ライトアクセスを禁止していたた
め、処理能力が低下する。
【０００６】
【発明が解決しようとする課題】上記した特開平５―０
０６６６４号公報に記載のリフレッシュ制御方式では、
各メモリブロック毎にリフレッシュを時分割に行ってい
るため、全てのメモリブロックがリフレッシュを完了す
るまで、リード／ライトアクセスを行うことができず、
装置の処理能力が低下してしまうという問題点があっ
た。
０６６６４号公報に記載のリフレッシュ制御方式では、
各メモリブロック毎にリフレッシュを時分割に行ってい
るため、全てのメモリブロックがリフレッシュを完了す
るまで、リード／ライトアクセスを行うことができず、
装置の処理能力が低下してしまうという問題点があっ
た。
【０００７】本発明は上記の欠点を改善して、ＤＲＡＭ
のリフレッシュ中であっても、リフレッシュを行ってい
ないＤＲＡＭのメモリブロックに対しては、リード／ラ
イトアクセスを可能とし、処理能力を向上させたＤＲＡ
Ｍリフレッシュ制御回路を提供することを目的とする。
のリフレッシュ中であっても、リフレッシュを行ってい
ないＤＲＡＭのメモリブロックに対しては、リード／ラ
イトアクセスを可能とし、処理能力を向上させたＤＲＡ
Ｍリフレッシュ制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１のリフレッ
シュ制御回路は、ＤＲＡＭで構成されるメモリを複数個
のブロックに分割し、上記分割した複数個のブロックの
リフレッシュを制御するリフレッシュ制御回路に適用さ
れるものであり、次の特徴を有している。
シュ制御回路は、ＤＲＡＭで構成されるメモリを複数個
のブロックに分割し、上記分割した複数個のブロックの
リフレッシュを制御するリフレッシュ制御回路に適用さ
れるものであり、次の特徴を有している。
【０００９】すなわち、メモリのリフレッシュタイミン
グ信号を出力するリフレッシュタイミング発生手段と、
上記リフレッシュタイミング信号を受けて、各メモリブ
ロック単位に互いに異なるタイミングのメモリブロック
リフレッシュタイミング信号を出力するメモリブロック
リフレッシュタイミング信号発生手段と、上記メモリブ
ロックリフレッシュタイミング信号を順次受けて、各メ
モリブロック対応のＣＡＳ信号とＲＡＳ信号を作成し、
上記各メモリブロックに出力するＣＡＳ・ＲＡＳ信号作
成手段と、上記各メモリブロック対応のメモリブロック
リフレッシュタイミング信号を受け、さらにメモリブロ
ック対応のリード／ライト時のＣＡＳ信号とＲＡＳ信号
とを受け、当該メモリブロック対応のメモリブロックリ
フレッシュタイミング信号が入力されていないタイミン
グにおいて、当該メモリブロックに対応するリード／ラ
イト時のＣＡＳ信号とＲＡＳ信号が入力された場合に限
って、上記リード／ライト時のＣＡＳ信号とＲＡＳ信号
とを当該メモリブロックに出力すると共に、上位装置に
アクセス可能信号を出力するリフレッシュ優先手段とか
ら構成されることを特徴としている。
グ信号を出力するリフレッシュタイミング発生手段と、
上記リフレッシュタイミング信号を受けて、各メモリブ
ロック単位に互いに異なるタイミングのメモリブロック
リフレッシュタイミング信号を出力するメモリブロック
リフレッシュタイミング信号発生手段と、上記メモリブ
ロックリフレッシュタイミング信号を順次受けて、各メ
モリブロック対応のＣＡＳ信号とＲＡＳ信号を作成し、
上記各メモリブロックに出力するＣＡＳ・ＲＡＳ信号作
成手段と、上記各メモリブロック対応のメモリブロック
リフレッシュタイミング信号を受け、さらにメモリブロ
ック対応のリード／ライト時のＣＡＳ信号とＲＡＳ信号
とを受け、当該メモリブロック対応のメモリブロックリ
フレッシュタイミング信号が入力されていないタイミン
グにおいて、当該メモリブロックに対応するリード／ラ
イト時のＣＡＳ信号とＲＡＳ信号が入力された場合に限
って、上記リード／ライト時のＣＡＳ信号とＲＡＳ信号
とを当該メモリブロックに出力すると共に、上位装置に
アクセス可能信号を出力するリフレッシュ優先手段とか
ら構成されることを特徴としている。
【００１０】本発明の第２のリフレッシュ制御回路は、
上記ＣＡＳ・ＲＡＳ信号作成手段が、ＲＡＳ信号よりも
早いタイミングでＣＡＳ信号を形成出力することを特徴
としている。
上記ＣＡＳ・ＲＡＳ信号作成手段が、ＲＡＳ信号よりも
早いタイミングでＣＡＳ信号を形成出力することを特徴
としている。
【００１１】また、本発明の第３のリフレッシュ制御回
路は、次の特徴を有している。すなわち、上記リフレッ
シュ優先手段において、当該メモリブロック対応のメモ
リブロックリフレッシュタイミング信号が入力されてる
タイミングで、当該メモリブロックに対応するリード／
ライト時のＣＡＳ信号とＲＡＳ信号が入力された場合、
当該メモリブロックへの上記リード／ライト時のＣＡＳ
信号とＲＡＳ信号の出力を阻止することを特徴としてい
る。
路は、次の特徴を有している。すなわち、上記リフレッ
シュ優先手段において、当該メモリブロック対応のメモ
リブロックリフレッシュタイミング信号が入力されてる
タイミングで、当該メモリブロックに対応するリード／
ライト時のＣＡＳ信号とＲＡＳ信号が入力された場合、
当該メモリブロックへの上記リード／ライト時のＣＡＳ
信号とＲＡＳ信号の出力を阻止することを特徴としてい
る。
【００１２】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて説明する。
いて説明する。
【００１３】図１は本発明の一実施の形態を示すブロッ
ク図である。第２図は第１図に示すブロック図の動作を
説明するための波形図である。
ク図である。第２図は第１図に示すブロック図の動作を
説明するための波形図である。
【００１４】図１において、１はリフレッシュタイミン
グ発生回路、２はメモリコントローラ、Ｍ１からＭ８は
ＤＲＡＭから成るメモリブロックである。ここで、メモ
リブロックＭ１〜Ｍ８は、全てＤＲＡＭのメモリ素子を
分割したものである。また、メモリコントローラ２は、
シフトレジスタ３とＣＡＳビフォアＲＡＳ作成回路４と
リフレッシュ優先回路５とから構成されている。
グ発生回路、２はメモリコントローラ、Ｍ１からＭ８は
ＤＲＡＭから成るメモリブロックである。ここで、メモ
リブロックＭ１〜Ｍ８は、全てＤＲＡＭのメモリ素子を
分割したものである。また、メモリコントローラ２は、
シフトレジスタ３とＣＡＳビフォアＲＡＳ作成回路４と
リフレッシュ優先回路５とから構成されている。
【００１５】次に、図２に示す波形図を参照しながら、
図１に示す実施の形態におけるリフレッシュ動作につい
て説明する。図１に示すように、リフレッシュタイミン
グ発生回路１はメモリコントローラ２からメモリ実装情
報（メモリブロックＭ１〜Ｍ８の容量等の情報）を受け
る。リフレッシュタイミング発生回路１は、図２に示す
ように、リフレッシュサイクルＴ１において、上位装置
であるメモリアクセスコントローラ（図示せず）にアク
セス禁止信号を出力する。同じく、リフレッシュタイミ
ング発生回路１は、リフレッシュサイクルＴ１におい
て、メモリコントローラ２内のシフトレジスタ３に対し
てリフレッシュタイミング信号ＲＥＦを出力する。
図１に示す実施の形態におけるリフレッシュ動作につい
て説明する。図１に示すように、リフレッシュタイミン
グ発生回路１はメモリコントローラ２からメモリ実装情
報（メモリブロックＭ１〜Ｍ８の容量等の情報）を受け
る。リフレッシュタイミング発生回路１は、図２に示す
ように、リフレッシュサイクルＴ１において、上位装置
であるメモリアクセスコントローラ（図示せず）にアク
セス禁止信号を出力する。同じく、リフレッシュタイミ
ング発生回路１は、リフレッシュサイクルＴ１におい
て、メモリコントローラ２内のシフトレジスタ３に対し
てリフレッシュタイミング信号ＲＥＦを出力する。
【００１６】メモリコントローラ２のシフトレジスタ３
はリフレッシュタイミング信号ＲＥＦを受けて、メモリ
ブロックＭ１〜Ｍ８にそれぞれ対応するリフレッシュタ
イミング信号ＲＥＦ１〜ＲＥＦ８を形成出力する。図２
から明らかなように、リフレッシュタイミング信号ＲＥ
Ｆ１はリフレッシュサイクルＴ１において出力され、同
じくリフレッシュタイミング信号ＲＥＦ２はリフレッシ
ュサイクルＴ２において出力され、以下同様にリフレッ
シュタイミング信号ＲＥＦ３〜ＲＥＦ８はリフレッシュ
サイクルＴ３〜Ｔ８においてそれぞれ出力される。
はリフレッシュタイミング信号ＲＥＦを受けて、メモリ
ブロックＭ１〜Ｍ８にそれぞれ対応するリフレッシュタ
イミング信号ＲＥＦ１〜ＲＥＦ８を形成出力する。図２
から明らかなように、リフレッシュタイミング信号ＲＥ
Ｆ１はリフレッシュサイクルＴ１において出力され、同
じくリフレッシュタイミング信号ＲＥＦ２はリフレッシ
ュサイクルＴ２において出力され、以下同様にリフレッ
シュタイミング信号ＲＥＦ３〜ＲＥＦ８はリフレッシュ
サイクルＴ３〜Ｔ８においてそれぞれ出力される。
【００１７】メモリコントローラ２のシフトレジスタ３
から出力されるリフレッシュタイミング信号ＲＥＦ１〜
ＲＥＦ８は、一方において、ＣＡＳビフォアＲＡＳ作成
回路４に入力される。
から出力されるリフレッシュタイミング信号ＲＥＦ１〜
ＲＥＦ８は、一方において、ＣＡＳビフォアＲＡＳ作成
回路４に入力される。
【００１８】ＣＡＳビフォアＲＡＳ作成回路４は、図１
と図２に示すように、メモリブロックＭ１〜Ｍ８に対す
るメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ８及びメモリ
ＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８を形成出力する。図
２から明らかなように、メモリＲＡＳ信号ＭＲＡＳ１は
リフレッシュサイクルＴ１において出力され、同じくメ
モリＲＡＳ信号ＭＲＡＳ２はリフレッシュサイクルＴ２
において出力され、以下同様にメモリＲＡＳ信号ＭＲＡ
Ｓ３〜ＭＲＡＳ８はリフレッシュサイクルＴ３〜Ｔ８に
おいてそれぞれ出力される。また、メモリＣＡＳ信号Ｍ
ＣＡＳ１はリフレッシュサイクルＴ１において出力さ
れ、同じくメモリＣＡＳ信号ＭＣＡＳ２はリフレッシュ
サイクルＴ２において出力され、以下同様にメモリＣＡ
Ｓ信号ＭＣＡＳ３〜ＭＣＡＳ８はリフレッシュサイクル
Ｔ３〜Ｔ８において出力される。
と図２に示すように、メモリブロックＭ１〜Ｍ８に対す
るメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ８及びメモリ
ＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８を形成出力する。図
２から明らかなように、メモリＲＡＳ信号ＭＲＡＳ１は
リフレッシュサイクルＴ１において出力され、同じくメ
モリＲＡＳ信号ＭＲＡＳ２はリフレッシュサイクルＴ２
において出力され、以下同様にメモリＲＡＳ信号ＭＲＡ
Ｓ３〜ＭＲＡＳ８はリフレッシュサイクルＴ３〜Ｔ８に
おいてそれぞれ出力される。また、メモリＣＡＳ信号Ｍ
ＣＡＳ１はリフレッシュサイクルＴ１において出力さ
れ、同じくメモリＣＡＳ信号ＭＣＡＳ２はリフレッシュ
サイクルＴ２において出力され、以下同様にメモリＣＡ
Ｓ信号ＭＣＡＳ３〜ＭＣＡＳ８はリフレッシュサイクル
Ｔ３〜Ｔ８において出力される。
【００１９】さらに、図２から明らかなように、各メモ
リＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８は、それぞれリフ
レッシュタイミング信号ＲＥＦ１〜ＲＥＦ８に同期して
出力され、またメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ
８はそれぞれリフレッシュタイミング信号ＲＥＦ１〜Ｒ
ＥＦ８よりも少し遅れたタイミングで出力される。
リＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８は、それぞれリフ
レッシュタイミング信号ＲＥＦ１〜ＲＥＦ８に同期して
出力され、またメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ
８はそれぞれリフレッシュタイミング信号ＲＥＦ１〜Ｒ
ＥＦ８よりも少し遅れたタイミングで出力される。
【００２０】ＣＡＳビフォアＲＡＳ作成回路４から出力
されるメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ８及びメ
モリＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８は、図１に示す
ように、それぞれ対応するメモリブロックＭ１〜Ｍ８に
入力される。これによって、メモリブロックＭ１はリフ
レッシュサイクルＴ１においてリフレッシュされ、同じ
くメモリブロックＭ２はリフレッシュサイクルＴ２にお
いてリフレッシュされ、以下同様に、メモリブロックＭ
３〜Ｍ８はリフレッシュサイクルＴ３〜Ｔ８においてそ
れぞれリフレッシュされる。以上がメモリブロックＭ１
〜Ｍ８のリフレッシュ動作である。
されるメモリＲＡＳ信号ＭＲＡＳ１〜ＭＲＡＳ８及びメ
モリＣＡＳ信号ＭＣＡＳ１〜ＭＣＡＳ８は、図１に示す
ように、それぞれ対応するメモリブロックＭ１〜Ｍ８に
入力される。これによって、メモリブロックＭ１はリフ
レッシュサイクルＴ１においてリフレッシュされ、同じ
くメモリブロックＭ２はリフレッシュサイクルＴ２にお
いてリフレッシュされ、以下同様に、メモリブロックＭ
３〜Ｍ８はリフレッシュサイクルＴ３〜Ｔ８においてそ
れぞれリフレッシュされる。以上がメモリブロックＭ１
〜Ｍ８のリフレッシュ動作である。
【００２１】次に、上記したリフレッシュ動作中に、リ
フレッシュ動作が実行されていないメモリブロック（Ｍ
１〜Ｍ８）に対してリード／ライトアクセスを行う場合
について説明する。
フレッシュ動作が実行されていないメモリブロック（Ｍ
１〜Ｍ８）に対してリード／ライトアクセスを行う場合
について説明する。
【００２２】図１に示すように、メモリコントローラ２
のシフトレジスタ３はリフレッシュタイミング信号ＲＥ
Ｆを受けて、メモリブロックＭ１〜Ｍ８にそれぞれ対応
するリフレッシュタイミング信号ＲＥＦ１〜ＲＥＦ８を
形成出力する。図２から明らかなように、リフレッシュ
タイミング信号ＲＥＦ１はリフレッシュサイクルＴ１に
おいて出力され、同じくリフレッシュタイミング信号Ｒ
ＥＦ２はリフレッシュサイクルＴ２において出力され、
以下同様にリフレッシュタイミング信号ＲＥＦ３〜ＲＥ
Ｆ８はリフレッシュサイクルＴ３〜Ｔ８においてそれぞ
れ出力される。メモリコントローラ２のシフトレジスタ
３から出力されるリフレッシュタイミング信号ＲＥＦ１
〜ＲＥＦ８は、ＣＡＳビフォアＲＡＳ回路４の他に、リ
フレッシュ優先回路５にも入力されている。また、リフ
レッシュ優先回路５には、メモリブロックＭ１〜Ｍ８に
対するＲＡＳ信号ＲＡＳ１〜ＲＡＳ８及びメモリブロッ
クＭ１〜Ｍ８に対するＣＡＳ信号ＣＡＳ１〜ＣＡＳ８が
適宜入力される。
のシフトレジスタ３はリフレッシュタイミング信号ＲＥ
Ｆを受けて、メモリブロックＭ１〜Ｍ８にそれぞれ対応
するリフレッシュタイミング信号ＲＥＦ１〜ＲＥＦ８を
形成出力する。図２から明らかなように、リフレッシュ
タイミング信号ＲＥＦ１はリフレッシュサイクルＴ１に
おいて出力され、同じくリフレッシュタイミング信号Ｒ
ＥＦ２はリフレッシュサイクルＴ２において出力され、
以下同様にリフレッシュタイミング信号ＲＥＦ３〜ＲＥ
Ｆ８はリフレッシュサイクルＴ３〜Ｔ８においてそれぞ
れ出力される。メモリコントローラ２のシフトレジスタ
３から出力されるリフレッシュタイミング信号ＲＥＦ１
〜ＲＥＦ８は、ＣＡＳビフォアＲＡＳ回路４の他に、リ
フレッシュ優先回路５にも入力されている。また、リフ
レッシュ優先回路５には、メモリブロックＭ１〜Ｍ８に
対するＲＡＳ信号ＲＡＳ１〜ＲＡＳ８及びメモリブロッ
クＭ１〜Ｍ８に対するＣＡＳ信号ＣＡＳ１〜ＣＡＳ８が
適宜入力される。
【００２３】いま、例えば、図２に示すように、リフレ
ッシュサイクルＴ２において、ＲＡＳ信号ＲＡＳ１がリ
フレッシュ優先回路５に入力されたとする。また、リフ
レッシュサイクルＴ２において、ＣＡＳ信号ＣＡＳ１が
リフレッシュ優先回路５に入力されたとする。リフレッ
シュサイクルＴ２においては、メモリブロックＭ１に対
するリフレッシュタイミング信号ＲＥＦ１はリフレッシ
ュ優先回路５に入力されておらず、図２から明らかなよ
うに、メモリブロックＭ１のリフレッシュは終了してい
る。そこで、リフレッシュ優先回路５は、入力されてい
るメモリブロックＭ１に対するＲＡＳ信号ＲＡＳ１とメ
モリブロックＭ１に対するＣＡＳ信号ＣＡＳ１をメモリ
ＲＡＳ信号ＭＲＡＳ１とメモリＣＡＳ信号ＭＣＡＳ１と
して、メモリブロックＭ１にそれぞれ出力する。また、
これと同時に、リフレッシュサイクルＴ２において、ア
クセス可能信号を図示しない上位装置であるメモリアク
セスコントローラに出力する。上記メモリアクセスコン
トローラは、上記アクセス可能信号を受けて、メモリブ
ロックＭ１に対してアドレス信号（図示せず、ロウアド
レスとカラムアドレス）を出力する。
ッシュサイクルＴ２において、ＲＡＳ信号ＲＡＳ１がリ
フレッシュ優先回路５に入力されたとする。また、リフ
レッシュサイクルＴ２において、ＣＡＳ信号ＣＡＳ１が
リフレッシュ優先回路５に入力されたとする。リフレッ
シュサイクルＴ２においては、メモリブロックＭ１に対
するリフレッシュタイミング信号ＲＥＦ１はリフレッシ
ュ優先回路５に入力されておらず、図２から明らかなよ
うに、メモリブロックＭ１のリフレッシュは終了してい
る。そこで、リフレッシュ優先回路５は、入力されてい
るメモリブロックＭ１に対するＲＡＳ信号ＲＡＳ１とメ
モリブロックＭ１に対するＣＡＳ信号ＣＡＳ１をメモリ
ＲＡＳ信号ＭＲＡＳ１とメモリＣＡＳ信号ＭＣＡＳ１と
して、メモリブロックＭ１にそれぞれ出力する。また、
これと同時に、リフレッシュサイクルＴ２において、ア
クセス可能信号を図示しない上位装置であるメモリアク
セスコントローラに出力する。上記メモリアクセスコン
トローラは、上記アクセス可能信号を受けて、メモリブ
ロックＭ１に対してアドレス信号（図示せず、ロウアド
レスとカラムアドレス）を出力する。
【００２４】なお上記の実施の形態においては、リフレ
ッシュサイクルＴ１において、図示しない上位装置であ
るメモリアクセスコントローラに対して、アクセス禁止
信号が出力されているため、リフレッシュサイクルＴ１
においてメモリブロックＭ１〜Ｍ８にリード／ライトア
クセスが行われることはない。
ッシュサイクルＴ１において、図示しない上位装置であ
るメモリアクセスコントローラに対して、アクセス禁止
信号が出力されているため、リフレッシュサイクルＴ１
においてメモリブロックＭ１〜Ｍ８にリード／ライトア
クセスが行われることはない。
【００２５】上記した実施の形態によれば、メモリブロ
ックＭｉ（ｉ＝２〜８）に対するリフレッシュタイミン
グ信号ＲＥＦｉがリフレッシュ優先回路５に入力されて
いないタイミングにおいて、メモリブロックＭｉに対す
るＲＡＳ信号ＲＡＳｉとメモリブロックＭｉに対するＣ
ＡＳ信号ＣＡＳｉがリフレッシュ優先回路に入力された
場合、リフレッシュ優先回路５は入力されているメモリ
ブロックＭｉに対するＲＡＳ信号ＲＡＳｉとメモリブロ
ックＭｉに対するＣＡＳ信号ＣＡＳｉをメモリＲＡＳ信
号ＭＲＡＳｉとメモリＣＡＳ信号ＭＣＡＳｉとして、メ
モリブロックＭｉにそれぞれ出力する。また、これと同
時に、リフレッシュサイクルＴ２において、アクセス可
能信号を図示しない上位装置であるメモリアクセスコン
トローラに出力する。これにより、当該メモリブロック
Ｍｉに対するリード／ライトアクセスが可能になる。
ックＭｉ（ｉ＝２〜８）に対するリフレッシュタイミン
グ信号ＲＥＦｉがリフレッシュ優先回路５に入力されて
いないタイミングにおいて、メモリブロックＭｉに対す
るＲＡＳ信号ＲＡＳｉとメモリブロックＭｉに対するＣ
ＡＳ信号ＣＡＳｉがリフレッシュ優先回路に入力された
場合、リフレッシュ優先回路５は入力されているメモリ
ブロックＭｉに対するＲＡＳ信号ＲＡＳｉとメモリブロ
ックＭｉに対するＣＡＳ信号ＣＡＳｉをメモリＲＡＳ信
号ＭＲＡＳｉとメモリＣＡＳ信号ＭＣＡＳｉとして、メ
モリブロックＭｉにそれぞれ出力する。また、これと同
時に、リフレッシュサイクルＴ２において、アクセス可
能信号を図示しない上位装置であるメモリアクセスコン
トローラに出力する。これにより、当該メモリブロック
Ｍｉに対するリード／ライトアクセスが可能になる。
【００２６】以上の説明から明らかなように、複数個の
ブロックに分割したＤＲＡＭで構成されたメモリに対し
て、時分割にＲＡＳ信号及びＣＡＳ信号を供給するＣＡ
ＳビフォアＲＡＳリフレッシュ方式を採用することによ
り、リフレッシュアドレスが不要になる。そのため、リ
フレッシュを行っていないメモリブロックに対して、リ
ード／ライトアクセスがあった場合、メモリコントロー
ラからリード／ライトアクセス許可信号を送出すること
によりアクセス可能となり、装置の処理能力を向上させ
ることができる。
ブロックに分割したＤＲＡＭで構成されたメモリに対し
て、時分割にＲＡＳ信号及びＣＡＳ信号を供給するＣＡ
ＳビフォアＲＡＳリフレッシュ方式を採用することによ
り、リフレッシュアドレスが不要になる。そのため、リ
フレッシュを行っていないメモリブロックに対して、リ
ード／ライトアクセスがあった場合、メモリコントロー
ラからリード／ライトアクセス許可信号を送出すること
によりアクセス可能となり、装置の処理能力を向上させ
ることができる。
【００２７】
【発明の効果】以上に説明したように、本発明は各メモ
リブロックにタイミングが異なるリフレッシュを行うた
めの制御信号をＲＡＳ端子及びＣＡＳ端子に供給するこ
とにより、リフレッシュを行っていないメモリブロック
に対して、リード／ライトアクセスを可能とし、処理能
力を高める効果がある。
リブロックにタイミングが異なるリフレッシュを行うた
めの制御信号をＲＡＳ端子及びＣＡＳ端子に供給するこ
とにより、リフレッシュを行っていないメモリブロック
に対して、リード／ライトアクセスを可能とし、処理能
力を高める効果がある。
【図１】図１は本発明の一実施の形態を示すブロック
図。
図。
【図２】第２図は第１図に示すブロック図の動作を説明
するための波形図。
するための波形図。
１：リフレッシュタイミング発生回路、２：メモリコン
トローラ、３：シフトレジスタ、４：ＣＡＳビフォアＲ
ＡＳ作成回路、５：リフレッシュ優先回路、Ｍ１〜Ｍ
８：メモリブロック、ＲＥＦ：リフレッシュタイミング
信号、ＲＥＦ１，ＲＥＦ２，…，ＲＥＦ８：各メモリブ
ロック対応のリフレッシュタイミング信号、ＲＡＳ１，
ＲＡＳ２，…ＲＡＳ８：各メモリブロックの対応のメモ
リＲＡＳ信号（リード／ライト用）、ＭＲＡＳ１，ＭＲ
ＡＳ２，…ＭＲＡＳ８：各メモリブロック対応のメモリ
ＲＡＳ信号、ＣＡＳ１，ＣＡＳ２，…ＣＡＳ８：各メモ
リブロック対応のＣＡＳ信号（リード／ライト用）、Ｍ
ＣＡＳ１，ＭＣＡＳ２，…ＭＣＡＳ８：各メモリブロッ
ク対応のメモリＣＡＳ信号。
トローラ、３：シフトレジスタ、４：ＣＡＳビフォアＲ
ＡＳ作成回路、５：リフレッシュ優先回路、Ｍ１〜Ｍ
８：メモリブロック、ＲＥＦ：リフレッシュタイミング
信号、ＲＥＦ１，ＲＥＦ２，…，ＲＥＦ８：各メモリブ
ロック対応のリフレッシュタイミング信号、ＲＡＳ１，
ＲＡＳ２，…ＲＡＳ８：各メモリブロックの対応のメモ
リＲＡＳ信号（リード／ライト用）、ＭＲＡＳ１，ＭＲ
ＡＳ２，…ＭＲＡＳ８：各メモリブロック対応のメモリ
ＲＡＳ信号、ＣＡＳ１，ＣＡＳ２，…ＣＡＳ８：各メモ
リブロック対応のＣＡＳ信号（リード／ライト用）、Ｍ
ＣＡＳ１，ＭＣＡＳ２，…ＭＣＡＳ８：各メモリブロッ
ク対応のメモリＣＡＳ信号。
Claims (3)
- 【請求項１】 ＤＲＡＭで構成されるメモリを複数個の
ブロックに分割し、上記分割した複数個のブロックのリ
フレッシュを制御するＤＲＡＭリフレッシュ制御回路に
おいて、 メモリのリフレッシュタイミング信号を出力するリフレ
ッシュタイミング発生手段と、 上記リフレッシュタイミング信号を受けて、各メモリブ
ロック単位に互いに異なるタイミングのメモリブロック
リフレッシュタイミング信号を出力するメモリブロック
リフレッシュタイミング信号発生手段と、 上記メモリブロックリフレッシュタイミング信号を順次
受けて、各メモリブロック対応のＣＡＳ信号とＲＡＳ信
号を作成し、上記各メモリブロックに出力するＣＡＳ・
ＲＡＳ信号作成手段と、 上記各メモリブロック対応のメモリブロックリフレッシ
ュタイミング信号を受け、さらにメモリブロック対応の
リード／ライト時のＣＡＳ信号とＲＡＳ信号とを受け、
当該メモリブロック対応のメモリブロックリフレッシュ
タイミング信号が入力されていないタイミングにおい
て、当該メモリブロックに対応するリード／ライト時の
ＣＡＳ信号とＲＡＳ信号が入力された場合に限って、上
記リード／ライト時のＣＡＳ信号とＲＡＳ信号とを当該
メモリブロックに出力すると共に、上位装置にアクセス
可能信号を出力するリフレッシュ優先手段とから構成さ
れることを特徴とするＤＲＡＭリフレッシュ制御回路。 - 【請求項２】 上記ＣＡＳ・ＲＡＳ信号作成手段は、Ｒ
ＡＳ信号よりも早いタイミングでＣＡＳ信号を形成出力
することを特徴とする請求項１記載のＤＲＡＭリフレッ
シュ制御回路。 - 【請求項３】 上記リフレッシュ優先手段は、当該メモ
リブロック対応のメモリブロックリフレッシュタイミン
グ信号が入力されてるタイミングにおいて、当該メモリ
ブロックに対応するリード／ライト時のＣＡＳ信号とＲ
ＡＳ信号が入力された場合、当該メモリブロックへの上
記リード／ライト時のＣＡＳ信号とＲＡＳ信号の出力を
阻止することを特徴とするＤＲＡＭリフレッシュ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121667A JPH09306165A (ja) | 1996-05-16 | 1996-05-16 | Ｄｒａｍリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121667A JPH09306165A (ja) | 1996-05-16 | 1996-05-16 | Ｄｒａｍリフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306165A true JPH09306165A (ja) | 1997-11-28 |
Family
ID=14816920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8121667A Pending JPH09306165A (ja) | 1996-05-16 | 1996-05-16 | Ｄｒａｍリフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013340A1 (ja) * | 2005-07-26 | 2007-02-01 | Elpida Memory Inc. | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2016526749A (ja) * | 2013-07-05 | 2016-09-05 | クアルコム，インコーポレイテッド | Ｄｒａｍサブアレイレベルリフレッシュ |
-
1996
- 1996-05-16 JP JP8121667A patent/JPH09306165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013340A1 (ja) * | 2005-07-26 | 2007-02-01 | Elpida Memory Inc. | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2016526749A (ja) * | 2013-07-05 | 2016-09-05 | クアルコム，インコーポレイテッド | Ｄｒａｍサブアレイレベルリフレッシュ |
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