JPH0934580A - 半導体メモリ装置のクロック発生回路 - Google Patents

半導体メモリ装置のクロック発生回路

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Abstract

(57)【要約】 【課題】 システムクロックＣＬＫからの速度損失を最
小限に抑えられ、また、消費電力が少なくノイズの心配
もないようなクロック発生回路を提供する。 【解決手段】 機能ブロック１４，１６，…ごとにクロ
ック発生器１２，２０，…を備え、対応する機能ブロッ
クの動作を制御する制御信号ＦＣＴＬ１４，１６，…に
従い動作するようにしておく。従ってクロック発生回路
は、各機能ブロックが動作する必要時にのみ動作して内
部クロックを発生する。１つ１つのクロック発生器の負
担が軽くなるのでクロックバッファなどを設ける必要は
なく、これによる速度損失の心配はない。また、制御信
号に応じて必要なクロック発生器が必要な時にのみ動作
するので、消費する電流は少なく、ノイズも抑えられ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部からのシステ
ムクロックに同期して動作する同期式の半導体メモリ装
置に関し、特にそのクロック発生回路に関する。
【０００２】
【従来の技術】同期式ＤＲＡＭは、ＣＰＵ等の外部から
のシステムクロックに同期してデータを高速アクセスす
る。同期式ＤＲＡＭとしては例えば、本願出願人による
１９９３年４月２７日付出願の韓国特許出願９３−７１
２７号に記載のものなどがある。
【０００３】このような同期式ＤＲＡＭは、外部からの
システムクロックに同期した内部クロックを発生する内
部のクロック発生回路を有している。このクロック発生
回路により発生した内部クロックは、チップ内のクロッ
クを必要とする各機能ブロックの動作クロック源とし
て、例えば、データ出力バッファ、ローアドレス入力バ
ッファ、カラムアドレス入力バッファ等のクロックを必
要とする回路をもつ多数の機能ブロックへ提供される。
従来、チップ内には１つのクロック発生回路が備えら
れ、これによりチップ内回路を制御してシステムクロッ
クに同期させている。図１に、一般的なクロック発生回
路を示す。
【０００４】図示のように従来のクロック発生回路は、
システムクロックＣＬＫを入力してこれに同期した内部
クロックφＣＬＫを発生するクロック発生器１２と、そ
のクロックφＣＬＫを駆動して多数の機能ブロック１
４，１６，…，１６ｉ（ｉは自然数）へ分配供給するク
ロックバッファ１８と、から構成される。多数の機能ブ
ロック１４，１６，…，１６ｉのそれぞれは、その固有
機能の動作制御のための制御信号ＦＣＴＬ１４，１６，
…，１６ｉが活性化されると、これに応じてクロックφ
ＣＬＫに従い信号を処理する。例えば、機能ブロック１
４がデータ出力に関連したブロックの場合、制御信号Ｆ
ＣＴＬ１４は読出動作制御信号であり、機能ブロック１
４は制御信号ＦＣＴＬ１４の活性化に応答して記憶デー
タをアクセスし、クロックバッファ１８から供給される
クロックφＣＬＫに同期してアクセスされた読出データ
を出力パッドへ出力する。
【０００５】図２は、図１に示したクロック発生回路の
出力タイミング図である。システムクロックＣＬＫがク
ロック発生回路に入力されると、クロック発生器１２か
らシステムクロックＣＬＫに同期してクロックφＣＬＫ
が発生されてクロックバッファ１８へ入力される。クロ
ックバッファ１８は、入力されるクロックφＣＬＫをバ
ッファリングして各機能ブロック１４，１６，…，１６
ｉへ送る。そして機能ブロック１４，１６，…，１６ｉ
はそれぞれバッファリングされたクロックφＣＬＫを入
力し、該当する制御信号ＦＣＴＬ１４，１６，…，１６
ｉの活性化でクロックφＣＬＫに同期して機能を遂行す
る。
【０００６】
【発明が解決しようとする課題】従来のクロック発生回
路は、多数の機能ブロックに対し、１つのクロック発生
器１２をもってクロックφＣＬＫを発生させるため、ク
ロック発生器１２の負荷が大きい。従って、バッファリ
ング駆動するクロックバッファ１８が必須となるが、ク
ロックバッファ１８を通じた後のクロックφＣＬＫはシ
ステムクロックＣＬＫに対し遅れが生じることになる。
その結果、速度損失（Speed loss）の影響が出ることに
なり、機能ブロック１４，１６，…，１６ｉがシステム
クロックＣＬＫに対応する高速性能をもっていても十分
に活かせない事態が生じる。
【０００７】また、クロックφＣＬＫの使用目的が異な
る多数の機能ブロック１４，１６，…，１６ｉに対し、
１つのクロック発生器１２の出力のみを共通に提供する
ようにしてあるため、システムクロックＣＬＫが入力さ
れている限り恒常的にトグリング（toggling）動作して
いる必要がある。これにより消費される電流は多く、ノ
イズの原因ともなるので、解決課題としてあげられてい
る。
【０００８】このような従来技術に鑑み本発明は、速度
損失を最小限に抑えられ、また、消費電力が少なくノイ
ズの心配もないようなクロック発生回路を提供する。
【０００９】
【課題を解決するための手段】この目的のために本発明
によれば、入力されるシステムクロックに基づき内部ク
ロックを発生する半導体メモリ装置のクロック発生回路
において、内部クロック提供先の機能ブロックの動作時
にのみ動作するクロック発生器を、前記機能ブロックご
とに備えることを特徴とする。このような各クロック発
生器は、対応する機能ブロックの動作を制御する制御信
号に従い動作するようにしておくとよい。これにより、
クロック発生回路は、各機能ブロックが動作する必要時
にのみ動作して内部クロックを発生するものとできる。
【００１０】また特に、入力されるシステムクロックに
基づき内部クロックを発生する半導体メモリ装置のクロ
ック発生回路において、データ出力系回路の動作を制御
する制御信号に従い動作して前記データ出力系回路へ内
部クロックを提供するクロック発生器を備えることを特
徴とする。このようなデータ出力系回路に専用のクロッ
ク発生器を備えることで、速度損失を防ぐことができ
る。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、共通する部分に
は同じ符号を使用して説明する。
【００１２】図３に、クロック発生回路の構成をブロッ
ク図で示す。図示のように、多数の機能ブロック１４，
１６，…，１６ｉごとにそれぞれ設けたクロック発生器
１２，２０，…，２０ｉをもち、各クロック発生器１
２，２０，…，２０ｉは、その担当する機能ブロック１
４，１６，…，１６ｉの制御信号ＦＣＴＬ１４，１６，
…，１６ｉによる動作制御を受けている。制御信号発生
回路２２は、チップへ入力される各種信号、例えば書込
制御信号ＷＲ、読出制御信号ＲＤ、アドレスストローブ
信号などに従い動作モードを感知し、機能ブロック１
４，１６，…，１６ｉを制御するための制御信号ＦＣＴ
Ｌ１４，ＦＣＴＬ１６，…，ＦＣＴＬ１６ｉを発生す
る。つまりこの制御信号発生回路２２は、同期式ＤＲＡ
Ｍの動作モード対応機能を遂行するための各種制御信号
を発生する。
【００１３】本実施形態のクロック発生回路の出力タイ
ミングの一例を図４に示している。即ち、各自担当する
機能ブロック１４，１６，…，１６ｉの制御信号ＦＣＴ
Ｌ１４，１６，…，１６ｉが活性化されるときにクロッ
ク発生器１２，２０，…，２０ｉはそれぞれ動作し、そ
の活性期間でのみ、システムクロックＣＬＫに同期した
内部クロックφＣＬＫ１４，１６，…，１６ｉを発生し
て担当の機能ブロック１４，１６，…，１６ｉへ提供す
る。
【００１４】例えば、機能ブロック１４を動作させる制
御信号ＦＣＴＬ１４が活性化（論理ハイ）されると、こ
れに応じてクロック発生器１２からシステムクロックＣ
ＬＫに同期したクロックφＣＬＫ１４が発生し、機能ブ
ロック１４へ提供される。そして機能ブロック１４は、
制御信号ＦＣＴＬ１４及びクロックφＣＬＫ１４に従い
動作してその機能を遂行する。また、機能ブロック１６
を動作させる制御信号ＦＣＴＬ１６が活性化されると、
クロック発生器２０からシステムクロックＣＬＫに同期
したクロックφＣＬＫ１６が発生して機能ブロック１６
へ提供され、機能ブロック１６がこれに応じて動作す
る。
【００１５】図３において、機能ブロック１４がデータ
出力バッファなどを含んだデータ出力系回路であるとす
れば、このデータ出力系回路１４は同期式ＤＲＡＭの動
作モード中の読出モードの場合に動作する。読出モード
では、読出モードを指定する信号がチップへ入力され、
制御信号発生回路２２により制御信号ＦＣＴＬ１４が活
性化される。これに従いクロック発生器１２が制御信号
ＦＣＴＬ１４の活性化期間でシステムクロックＣＬＫに
同期したクロックφＣＬＫ１４を発生し、データ出力系
回路１４へ提供する。これにより、メモリセルから読出
されるデータがクロックφＣＬＫ１４に従い出力パッド
へ出力される。このとき、データ出力に無関係の他の機
能ブロック１６，…，１６ｉ及びクロック発生器２０，
…，２０ｉの動作は抑止されている。
【００１６】
【発明の効果】本発明のクロック発生回路によれば、メ
モリ内の多数の機能ブロックのそれぞれについて、その
動作時にのみ動作するクロック発生器を設け、各機能ブ
ロックへ独立的に内部クロックを提供するようにしてい
る。従って、１つ１つのクロック発生器の負担は軽くな
るので、従来のようにクロックバッファなどを設けて駆
動する必要がなく、これによる速度損失の心配はない。
また、制御信号に応じて必要なクロック発生器が必要な
時にのみ動作して内部クロックを発生するようにしてあ
るので、常時動作する従来回路に比べ消費する電流は少
なく、ノイズも抑えられる。従って、より高速動作対応
の低消費電力型で安定した半導体メモリ装置を提供可能
である。
【図面の簡単な説明】
【図１】従来のクロック発生回路を示すブロック図。
【図２】図１に示したクロック発生回路の動作波形図。
【図３】本発明によるクロック発生回路を示すブロック
図。
【図４】図３に示したクロック発生回路の動作波形図。
【符号の説明】
１２，２０，２０ｉ クロック発生器 １４，１６，１６ｉ 機能ブロック ＣＬＫ システムクロック φＣＬＫ１４，１６，１６ｉ 内部クロック ＦＣＴＬ１４，１６，１６ｉ 制御信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力されるシステムクロックに基づき内
    部クロックを発生する半導体メモリ装置のクロック発生
    回路において、 内部クロック提供先の機能ブロックの動作時にのみ動作
    するクロック発生器を、前記機能ブロックごとに備えた
    ことを特徴とするクロック発生回路。
  2. 【請求項２】 各クロック発生器は、対応する機能ブロ
    ックの動作を制御する制御信号に従い動作する請求項１
    記載のクロック発生回路。
  3. 【請求項３】 入力されるシステムクロックに基づき内
    部クロックを発生する半導体メモリ装置のクロック発生
    回路において、 データ出力系回路の動作を制御する制御信号に従い動作
    して前記データ出力系回路へ内部クロックを提供するク
    ロック発生器を備えたことを特徴とするクロック発生回
    路。
JP16986696A 1995-06-30 1996-06-28 半導体メモリ装置のクロック発生回路 Expired - Lifetime JP3715716B2 (ja)

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