JPH0380493A - メモリ・リフレッシュ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、複数個のメモリ・バンク、特にダイナミック
ＲＡＭ　（以下ｒ　Ｄ　ＲＡ　Ｍ　Ｊという）よりなる
ＤＲＡＭバンクのリフレッシュ時の誤動作を防止するよ
うにしたメモリ・リフレッシュ回路に関するものである
。

〈従来の技術〉 大容量のＤＲＡＭを一度にリフレッシュすると、大電流
が流れ、グランドのインピーダンスにより電圧信号にノ
イズが重なることがあるため、従来は、第３図に示すよ
うに、大量のＤ　ＲＡ　Ｍ素子を複数個（第１図の例で
は３個）のメモリ・バンクｍｌ、ｍ２．ｍ３に分割し、
時間をずらしてリフレッシュするようにしている。

即ち、リフレッシュ要求回路１にはメモリ・バンクｍｌ
、ｍ２．ｍ３がそれぞれ接続され、リフレッシュ要求信
号Ｒｅｑｌ　、　Ｒｅｑ２　、　ＲｅＯ２を供給する。

リフレッシュ要求信号Ｒｅｑｌ　、　ＲＣＩＱ２　、　
ＲｅＯ２の発生するタイミングは、第４図の通りであり
、リフレッシュ要求回路１は、時間をずらして信号Ｒｅ
Ｑ１　、　ＲｅＯ２、Ｒ１３Ｑ３を順次発生する。Ｔは
すフレッシ、λ周期である。

〈発明が解決しようとする課題〉 第４図のタイミング発生図において、例えばタイミング
ｔ１にてメモリ・バンクｍ３にリフレッシュ要求信号Ｒ
１３Ｑ３の発生とＣＰＵのメモリ、アクセスとが重なっ
たとする。

このとき、メモリ・アクセスを優先する場合は、リフレ
ッシュ要求信号ＲｅＱ３は点線で示すように、タイミン
グｔ２まで延ばされる。

従って、タイミングｔ２では２個のメモリ・バンクｍｌ
、ｍ３が同時にリフレッシュされることとなり、リフレ
ッシュ電流が余分に必要となり、スパイク・ノイズが発
生して誤動作の原因となることがある。特に、長時間メ
モリを占有するバースト・モードの場合は、このような
複数個のメモリ・バンクの同時リフレッシュが起こりや
すい。

更に、このタイミングｔ２にてＣＰＵがメモリ・バンク
ｍ２にアクセスすると、３個のメモリ・バンクｍ１．ｍ
２．ｍ３が同時に動作することになり、タイミングｔ２
で流れる電流が許容範囲を越え、動作が保証されなくな
る。

本発明は、メモリ・バンクのりフレッシ、２動作が重な
らないようにすることを課題とし、メモリ・バンクを有
するシステムに誤動作を引き起こさないようにすること
を目的とする。

〈課題を解決するための手段〉 以上の課題を解決した本発明は、少なくとも２個以上の
メモリ・バンクを順次リフレッシュするメモリ・リフレ
ッシュ回路において、各々のメモリ・バンクに当該メモ
リ・バンクのリフレッシュ完了信号を次段のメモリ・バ
ンクのリフレッシュ要求信号として供給するバンク制御
回路を設け、最終段のメモリ・バンクのリフレッシュ完
了信すをアクノリッジ信号として一定周期でリフレッシ
ュ要求を発生ずるりフレッシ、−１，要求回路に戻し、
このリフレッシュ要求回路は内部でリフレッシュ要求が
発生しかつ前記アクノリッジ信号が与えられた際に第１
段の前記バンク制御回路にリフレッシュ要求信号を与え
ることを特徴とするメモリ・リフレッシュ回路である。

く作用〉 本発明のメモリ・リフレッシュ回路は、次のように動作
する。

各々のメモリ・バンクのリフレッシュ完了信号を次段の
バンク制御回路に対するリフレッシュ要求信号とし、最
終段のメモリ・バンクのリフレッシュ完了信号はアクノ
リッジ信号としてリフレッシュ要求回路に与えられる。

リフレッシュ要求囲路は、内部のリフレッシュ要求が発
生し、かつアクノリッジ信号を検出すると、第１段目の
バンク制御回路にリフレッシュ要求を与える。

〈実施間〉 第１ｖ４は本発明を実施したメモリ・リフレッシュ回路
の構成ブロック図である。

この図において、リフレッシュ要求回路１°は、一定周
期Ｔで内部でリフレッシュ要求Ｒｅｑを発生する回路で
あり、メモリ・バンク（Ｄ　ＲＡ　Ｍバンク）はｎ個接
続される開とする。

バンク１制御回Ｉ！ｊ６Ｍ１．バンク２制御回路Ｍ２゜
・・・、バンクｎ　ｉ［御回路Ｍｎは、リフレッシュと
メモリ・アクセスとの競合を制御し、それぞれ接続され
るメモリ・バンクｍ　１　＋　ｍ　２　＋・・・、　ｍ
ｎ　（図示せず〉にリフレッシュ要求信号を供給するも
のとする。

リフレッシュ要求回路１°からのリフレッシュ要求信１
９・Ｒｅｑｌがバンク１制御回ＮＭＩに与えら。

れると、バンク制御回路Ｍ１は通常のメモリ・アクセス
との競合を制御してメモリ・バンクｍ１のリフレッシュ
を行う。メモリ・バンクｍ１のリフレッシュが完了する
と、バンク１制御回路Ｍ１はこの完了信号を次段のバン
ク２制御回路Ｍ２．にリフレッシュ要求信号ＲｅＱ２と
して供給する。

同様にして、メモリ・バンクｍ２のリフレッシュが完了
すると、バンク２制御回路Ｍ２によりこの完了信号は次
段のバンク３制御回路Ｍ３に対するリフレッシュ要求信
ＦｙＲｅａ３として与えられる。

以下、バンクｎ制御回路Ｍｎまで、順次、バンク制ｍ回
路からのリフレッシュ完了信号が次段のバンク制御回路
に対するりフレッシュ要求信号として供給される。

メモリ・バンクｍｎのリフレッシュが完了すると、リフ
レッシュ完了信号は、リフレッシュ要求回路１°にアク
ノリッジ信号ＡＣＫとして与えられる。これで一連のり
フレッシｌ動作は終了する。

リフレッシュ要求回路１°は２内部で一定周期］゛でリ
フレッシュ要求ＲｅＱを発４１Ｅ　しており、バンクｎ
制御回路Ｍｎから７°クツリツジ信岑Ａ　ＣＫを検出し
、かつリフレッシュ要求Ｒｅｑを発生したことにより、
バンク１制御回路Ｍ１にリフレッシュ要求信号Ｒｅｑｌ
を供給する。

第２図は、本発明回路の動作を表わすタイミング発生図
である。

期間Ａは、Ｃ）’　ＬＪからのメモリ・アクセスがなか
った場合のリフレッシュ・タイミングであり、全てのメ
モリ・バンクｍｌ、ｍ２．・・・、ｍｎについてのリフ
レッシュが完了し、アクノリッジ信号ＡＣＫとリフレッ
シュ要求Ｒｅｑが発生ずると、次のリフレッシュ・サイ
クル（期間Ｂ）が開始する。

期間Ｂにて、リフレッシュが開始し、バースト・モード
・アクセスのように例えばメモリ・バンクｍｎにＣＰＵ
から長時間アクセスがあったとすると、このメモリ・バ
ンクｍｎでリフレッシュは待たされるため、その分時間
がかかる。しかし、複数バンクが同時にリフレッシュさ
れることはない。

期間Ｃは、先にリフレッシュ要求Ｒｅｑが発生し、遅れ
たアクノリッジ信号ＡＣＫを検出してリフレッシュを行
う場合である。途中でメモリ・アクセスがなければ総リ
フレッシュ時間は期間Ａと同じである。

尚、リフレッシュ要求回路１°で発生するリフレッシュ
要求Ｒｅｑの周期Ｔは、−船釣には、約１５μｓ程度で
あり、通常は、リフレッシュ周期をバンク数で割った時
間間隔でリフレッシュ要求を発生するように設計する。

〈発明の効果〉 以上述べたように、本発明のメモリ・リフレッシュ回路
によれば次の効果を得ることができる。

（１）複数のメモリ・バンクが同時にリフレッシュされ
ることはないのでシステムに大電流が発生することはな
く、誤動作を防止できる。

（２）全メモリ・バンクのリフレッシュ終了を表わすア
クノリッジ信弓・かリフレッシュ要求回路内で周期的に
発生するリフレッシュ要求より遅れても、次の周期で回
復できる。

（３）各メモリ・バンクの制御回路を１８頚の回路で実
現できるため、ＡＳＩＣ化か容易である。

（４）メモリ・バンクが追加されても、チエインの接続
を変えるだけで済み、メモリ容量を容易に増減できる。

【図面の簡単な説明】

第１図は本発明を実施したメモリ・リフレッシュ回路の
構成ブロック図、第２図は本発ＩＪ　［＋３１路の動作
を表わすタイミング図、第３図は従来のメモリ・リフレ
ッシュ回路の構成ブロック図、第４図は従来回路の動作
を表わすタイミング図である。 １１，１°・・・リフレッシ２要求回路、ｍｌ・・・メ
モリ・バンク１、 ｍ２・・・メモリ・バンク２、 ｍ３・・・メモリ・バンク３、 Ｍｌ・・・バンク１制御回路、 Ｍ２・・・バンク２制御回路、 ＊ ！ 図 第 図 １−／’１−１ 一−Ｂ−−ザ −Ｃ−１ 第 図 第 図 ｌ ｚ

Claims (1)

【特許請求の範囲】
1. （１）少なくとも２個以上のメモリ・バンクを順次リフ
   レッシュするメモリ・リフレッシュ回路において、各々
   のメモリ・バンクに当該メモリ・バンクのリフレッシュ
   完了信号を次段のメモリ・バンクのリフレッシュ要求信
   号として供給するバンク制御回路を設け、最終段のメモ
   リ・バンクのリフレッシュ完了信号をアクノリッジ信号
   として一定周期でリフレッシュ要求を発生するリフレッ
   シュ要求回路に戻し、このリフレッシュ要求回路は内部
   でリフレッシュ要求が発生しかつ前記アクノリッジ信号
   が与えられた際に第１段の前記バンク制御回路にリフレ
   ッシュ要求信号を与えることを特徴とするメモリ・リフ
   レッシュ回路。