JPS58159292A - メモリリフレツシユ方法 - Google Patents
メモリリフレツシユ方法Info
- Publication number
- JPS58159292A JPS58159292A JP57040767A JP4076782A JPS58159292A JP S58159292 A JPS58159292 A JP S58159292A JP 57040767 A JP57040767 A JP 57040767A JP 4076782 A JP4076782 A JP 4076782A JP S58159292 A JPS58159292 A JP S58159292A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- refresh
- signal
- address
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、外部信号に応じ【メそりリフレッシ−を行う
ダイナミックメモリを中央処理装置の動作状ｍに関係な
く、周期的に継続し【リフレッシ−させる方法に関する
。
ダイナミックメモリを中央処理装置の動作状ｍに関係な
く、周期的に継続し【リフレッシ−させる方法に関する
。
第１図は従来のメモリリフレッシュ方法の説明図で、１
は中央処理装置（ＭＰＵ）、２はクロック発生回路％
５は周期的にリフレッシ轟する必要のあるダイナミック
メモリ、４はデータバス、５はアドレスバスである。Ｍ
ＰＵ＋ｋｃ８ビ、トＭＰＵ中多く用いられているＺ−１
３０（米Ｚｉ１ｇ社製）を用い、ダイナミックメモリ５
からのデータを処理している場合について説明する。ダ
イナミックメモリ３は、一般に２ＩｌｌＩＩ以内ＫＩ２
Ｅｌｌの行アドレスを与えて、リフレッシ具しなければ
ならない。クロック発生回路２０発生するクロック信号
（ｇｌは第２図（ｇｌＫ示す如く、また第２図（ｃｌは
メモリ５にリフレッシュを指示するりフレッシーｍ御僅
号（Ｃｌである０ＭＰＵ１はダイナミックメモリ５の特
定番地に格納されているデータを絖出すため′に、第２
図ＩＡＩＫ示すよ５ＶＣ，Ｔ＋期間にアドレスバス５に
アドレス信号１ｂＩを出力し、７１期間の後半にデータ
授受を行う。次に、Ｔ２期間に、［ｌ込んにデータ（＊
令）の解析処理を行う。このＴ２期間はＭＰＵ１の内部
退場であるため、この期間を利用して第２図（ｊｌ 、
＋４１’ｌＫ示すよ５に、 リフレッシ−アドレス信
号（ｈｌおよびリフレッシュを指示するりスレッシ。制
御信号（ｃｌを出力し、ダイナミックメモリ５のリフレ
ッシ、を行う。したがって、ここに示す従来例では、Ｍ
ＰＵは一つのｉ令を実行する毎にダイナミックメモリＳ
をリフレッシュし、１２８命令を実行することによ）て
、ダイナミックメモリ５の全セルをリフレッシュするこ
とＫなる。この全セルをリフレッシュする時間は、前記
クロック信号＋ａ＋の周波数な４ ＋Ｗ Ｈｚとすると
、約０．６ｍ５＝ 椙度であり、２ｒｓｚ以内にリフレ
ッシ−できるから、この点では問題ない。
は中央処理装置（ＭＰＵ）、２はクロック発生回路％
５は周期的にリフレッシ轟する必要のあるダイナミック
メモリ、４はデータバス、５はアドレスバスである。Ｍ
ＰＵ＋ｋｃ８ビ、トＭＰＵ中多く用いられているＺ−１
３０（米Ｚｉ１ｇ社製）を用い、ダイナミックメモリ５
からのデータを処理している場合について説明する。ダ
イナミックメモリ３は、一般に２ＩｌｌＩＩ以内ＫＩ２
Ｅｌｌの行アドレスを与えて、リフレッシ具しなければ
ならない。クロック発生回路２０発生するクロック信号
（ｇｌは第２図（ｇｌＫ示す如く、また第２図（ｃｌは
メモリ５にリフレッシュを指示するりフレッシーｍ御僅
号（Ｃｌである０ＭＰＵ１はダイナミックメモリ５の特
定番地に格納されているデータを絖出すため′に、第２
図ＩＡＩＫ示すよ５ＶＣ，Ｔ＋期間にアドレスバス５に
アドレス信号１ｂＩを出力し、７１期間の後半にデータ
授受を行う。次に、Ｔ２期間に、［ｌ込んにデータ（＊
令）の解析処理を行う。このＴ２期間はＭＰＵ１の内部
退場であるため、この期間を利用して第２図（ｊｌ 、
＋４１’ｌＫ示すよ５に、 リフレッシ−アドレス信
号（ｈｌおよびリフレッシュを指示するりスレッシ。制
御信号（ｃｌを出力し、ダイナミックメモリ５のリフレ
ッシ、を行う。したがって、ここに示す従来例では、Ｍ
ＰＵは一つのｉ令を実行する毎にダイナミックメモリＳ
をリフレッシュし、１２８命令を実行することによ）て
、ダイナミックメモリ５の全セルをリフレッシュするこ
とＫなる。この全セルをリフレッシュする時間は、前記
クロック信号＋ａ＋の周波数な４ ＋Ｗ Ｈｚとすると
、約０．６ｍ５＝ 椙度であり、２ｒｓｚ以内にリフレ
ッシ−できるから、この点では問題ない。
しかし上記従来のメモリリフレッシ一方法には次の如き
欠点がある。すなわちＭＰＵは常に動作しているわけで
はなく、例えば外部高速入出力装置と主記憶であるダイ
ナミックメモリとの間で、いちいちＭＰＵを介入させず
直接データの授受を行うことがある（ＤＭＡ）、この礒
合、第２図（ｄｌＫ示すようにｓＴ１期間にデータの授
受を行ない、７２期間にリフレッシ、を行なったのち、
ＭＰＵは停止信号ｔｄｉを出して停止状態に入る。ＤＭ
Ａの状態では、バスも外部高速入出力装置に％放してし
まうので、リフレッシ、、ｌ１ＩＩＩ御信号（Ｃ１も、
ｍｐｇの停止が解除され。
欠点がある。すなわちＭＰＵは常に動作しているわけで
はなく、例えば外部高速入出力装置と主記憶であるダイ
ナミックメモリとの間で、いちいちＭＰＵを介入させず
直接データの授受を行うことがある（ＤＭＡ）、この礒
合、第２図（ｄｌＫ示すようにｓＴ１期間にデータの授
受を行ない、７２期間にリフレッシ、を行なったのち、
ＭＰＵは停止信号ｔｄｉを出して停止状態に入る。ＤＭ
Ａの状態では、バスも外部高速入出力装置に％放してし
まうので、リフレッシ、、ｌ１ＩＩＩ御信号（Ｃ１も、
ｍｐｇの停止が解除され。
ＭＰＵが動作を再開するまで出力されない。もしＤＭＡ
で２１１１４Ｆ以上ＭＰＵが停止し、メモリのリフレッ
シュができないでいると、各メモリセルのキャパシタ内
に電荷の形で保持されていたデータは漏洩破壊し【しま
う。この様に篇１図に示した従来のメモリリフレッシ一
方法では。
で２１１１４Ｆ以上ＭＰＵが停止し、メモリのリフレッ
シュができないでいると、各メモリセルのキャパシタ内
に電荷の形で保持されていたデータは漏洩破壊し【しま
う。この様に篇１図に示した従来のメモリリフレッシ一
方法では。
ＭＰＵを２１以上停止させておくことはできず、ＤＭＡ
を行うこと中、ＭＰＵを一時停止させて他のシステムと
同期化を図る応用には、不適当であるということになる
。またメモリ容量が１６にビットとか６５にビットとか
で２ＮＩ内に１２８リフレッシＪ−サイクルを行なえば
よい場合は特に問題ないが、メモリ容量２５６にピッ）
Ｋもなると、２５４種のりフレッシーアドレスを与えな
ければならなくなり、一般に７ビツト（１２８ａｌ）の
りフレッシュアドレスな与えるＭＰＵを用いると、第１
図に示した従来のりフレフシ。方法では、２５６にビッ
トのメモリはりフレッシュできなくなる。
を行うこと中、ＭＰＵを一時停止させて他のシステムと
同期化を図る応用には、不適当であるということになる
。またメモリ容量が１６にビットとか６５にビットとか
で２ＮＩ内に１２８リフレッシＪ−サイクルを行なえば
よい場合は特に問題ないが、メモリ容量２５６にピッ）
Ｋもなると、２５４種のりフレッシーアドレスを与えな
ければならなくなり、一般に７ビツト（１２８ａｌ）の
りフレッシュアドレスな与えるＭＰＵを用いると、第１
図に示した従来のりフレフシ。方法では、２５６にビッ
トのメモリはりフレッシュできなくなる。
本発明の目的は、上記従来のメモＩＪ リフレッシ、方
法での間埴点を除去し、ＭＰＵの停止が自由に行なえ、
ＤＭＡや他システムとの同期化が可能で、さらに８ビツ
ト以上のリフレッシュアドレスを要する大容量メモリの
りフレッタ。
法での間埴点を除去し、ＭＰＵの停止が自由に行なえ、
ＤＭＡや他システムとの同期化が可能で、さらに８ビツ
ト以上のリフレッシュアドレスを要する大容量メモリの
りフレッタ。
もで幹るメモリリフレッシ、方法を提供することＫある
。
。
上記目的を達成するために本発明においては。
ＭＰＵが動作を停止し【いることを検出する検出回路と
１この検出回路から検出信号を受けて第２次メモリリフ
レッシ、劇御信号電発生する制御信号発生回路とｌＭＰ
Ｕ動作中は、ＭＰＵが発生する第１次メモリーリフレッ
シ、ｉｗ御傷備考同期して、またＭＰＵ動作停止時には
、前Ｅ第２次メモリリフレッシＪ−刺御信号に同期して
。
１この検出回路から検出信号を受けて第２次メモリリフ
レッシ、劇御信号電発生する制御信号発生回路とｌＭＰ
Ｕ動作中は、ＭＰＵが発生する第１次メモリーリフレッ
シ、ｉｗ御傷備考同期して、またＭＰＵ動作停止時には
、前Ｅ第２次メモリリフレッシＪ−刺御信号に同期して
。
リフレッシ、アドレス信号を発生するアドレス発生回路
とＫより、ＭＰＵ動作中は第１次メモリリフレッシ、ｍ
御信号に応じて、ＭＰＵ動作停止時は第２次メモリリフ
レッシュ制御信号に応じて、メモリリフレッシエを行う
ようにした。
とＫより、ＭＰＵ動作中は第１次メモリリフレッシ、ｍ
御信号に応じて、ＭＰＵ動作停止時は第２次メモリリフ
レッシュ制御信号に応じて、メモリリフレッシエを行う
ようにした。
第！５ｌｉｉｌは本発明の一実施例を示し、１はＭＰＵ
、２はクロック発生回路、５はダイナぼツクメモリ、４
はデータバス、５はアドレスバス。
、２はクロック発生回路、５はダイナぼツクメモリ、４
はデータバス、５はアドレスバス。
６はＭＰＵの動作停止を検出する検出回路、７は検出回
路がＭＰＵの動作停止を検出した場合は第２次メモリリ
フレッシュ制御信号（−１を発生する制御信号発生回路
、８はＭＰＵ動作中はＭＰＵが発生する第１次メモリリ
フレッシ、ＩＩｔ御信号（ｃＩＫ同期し−Ｃ１またＭＰ
Ｕ動作停止時には上記第２次メモリリフレッシ−ｉｅ＃
御信号（−１に同期して、リフレッシ凰アドレス信号Ｖ
）を発生するアドレス発生回路、９はＭＰＵからのアド
レス信号（桐と上記リフレッシュアドレス信号Ｖ１とを
切換えるスイッチ回路である。一般にメモリ５の容量が
＋６ｊ（ｚ）ビットの時は、データを取出すためのアド
レス信号（ｍｌも、リフレッシ−アドレス信号（ｆｌも
、と４１に７ビツトであるが、メモリ５の容量が１＄５
４（２）ピッ）Ｋなると、データを取出すためのアドレ
ス信号（桐は８ビツトとなるのに対し、リフレッシ、ア
ドレス信号のは７ビツトに止めた例が多く、メモリ容量
２５６ｋ（２）ビットの場合はデータ取出し用アドレス
信号（ｂｌは９ビツトとなるが、リフレッシ、アドレス
信号Ｖ＋は８ビツトに止める。従ってアドレス発生回路
８はメモリ容量１６ｋ 、 ｂ５にビットに対しては通
常７ビツトカウンタ、メモリ容量２５６にビットに対し
ては８ビツトカウ／りを用いることＫなる。本実施ｆＩ
Ｋつい″ｃ１ダイナｉツクメモリ５からデータが読出し
、処理し、その後ＭＰＵが動作を停止する場合について
説明する。第１ＷＡＫ示した従来の場合と同様、Ｔ１−
タを読取り、７２期間′に％このデータをＭＰＵ内で処
理すると同時に、ダイナミックメモリ５をり７レツシ、
するために、菖１次メモリリフレッシ、制御信号ｔＣ＋
を出力する。ＭＰＵ ｔからの第１次メモリリフレッシ
、制御信号（ＣＩはアドレス発生回路８に入力され、こ
のアドレス発生回路８からは第１ＷＡＫ示すようにリフ
レッシ−アドレス信号Ｖ１が出力される。このリフレッ
シ−アドレス信号σ１がスイッチ回路９を介してダイナ
ミックメモリＳをリフレッシ、する。
路がＭＰＵの動作停止を検出した場合は第２次メモリリ
フレッシュ制御信号（−１を発生する制御信号発生回路
、８はＭＰＵ動作中はＭＰＵが発生する第１次メモリリ
フレッシ、ＩＩｔ御信号（ｃＩＫ同期し−Ｃ１またＭＰ
Ｕ動作停止時には上記第２次メモリリフレッシ−ｉｅ＃
御信号（−１に同期して、リフレッシ凰アドレス信号Ｖ
）を発生するアドレス発生回路、９はＭＰＵからのアド
レス信号（桐と上記リフレッシュアドレス信号Ｖ１とを
切換えるスイッチ回路である。一般にメモリ５の容量が
＋６ｊ（ｚ）ビットの時は、データを取出すためのアド
レス信号（ｍｌも、リフレッシ−アドレス信号（ｆｌも
、と４１に７ビツトであるが、メモリ５の容量が１＄５
４（２）ピッ）Ｋなると、データを取出すためのアドレ
ス信号（桐は８ビツトとなるのに対し、リフレッシ、ア
ドレス信号のは７ビツトに止めた例が多く、メモリ容量
２５６ｋ（２）ビットの場合はデータ取出し用アドレス
信号（ｂｌは９ビツトとなるが、リフレッシ、アドレス
信号Ｖ＋は８ビツトに止める。従ってアドレス発生回路
８はメモリ容量１６ｋ 、 ｂ５にビットに対しては通
常７ビツトカウンタ、メモリ容量２５６にビットに対し
ては８ビツトカウ／りを用いることＫなる。本実施ｆＩ
Ｋつい″ｃ１ダイナｉツクメモリ５からデータが読出し
、処理し、その後ＭＰＵが動作を停止する場合について
説明する。第１ＷＡＫ示した従来の場合と同様、Ｔ１−
タを読取り、７２期間′に％このデータをＭＰＵ内で処
理すると同時に、ダイナミックメモリ５をり７レツシ、
するために、菖１次メモリリフレッシ、制御信号ｔＣ＋
を出力する。ＭＰＵ ｔからの第１次メモリリフレッシ
、制御信号（ＣＩはアドレス発生回路８に入力され、こ
のアドレス発生回路８からは第１ＷＡＫ示すようにリフ
レッシ−アドレス信号Ｖ１が出力される。このリフレッ
シ−アドレス信号σ１がスイッチ回路９を介してダイナ
ミックメモリＳをリフレッシ、する。
つぎＩＩＣＴ５期閣に入ると、ＭＰＵｔは停止状態に入
り、第４図（ｄｉに示すような、これを外Ｓ＊辺装置等
に伝える停止信号（ｄ）を出力する。検出回ｗ１６はこ
の信号（ｄｉを検出すると、側御信号発生回路７に第４
図１ｓ）Ｋ示す様な篤２次メモリリフレッシ、ａ有信号
（−１を発生させる。この第２次メモリリフレッシｊｌ
ｉ１１制御信号（＃）はある一定周期たとえば５μＩ毎
に出力され、アドレス発生回路８に入力される。アドレ
ス発生回路８では、ＭＰＵ１からｇ＋次メモリリフレッ
シュアドレス信号Ｖ＋を出力し、スイッチ回路９を介し
てダイナミックメモリ５をリフレッシ、する。この様Ｋ
ＭＰＵが動作中は、ＭＰＵからの第１次メモリリフレッ
シュ制御信号ＩＣＩ Ｋよってリフレッシ、を行ない、
ＭＰＵが動作を停止している時には第２次メモリリフレ
ッシュ刺御信号（−）Ｋよってリフレッシ、を行うこと
かで赦る。すなわち、ＤＭＡを行う場合、ＭＰＵを停止
させ、第２次メモリリフレッシ−制御信号（ｇｌが出力
されている期間にダイナミックメモリ５のリフレッシュ
を行ない、第２次メモリリフレッシュ側御信号＋１１が
出力されていない期間に、高速の周辺装置とダイナミッ
クメモリ５との間で直接データの授受つまりＤＭＡを行
うことが町＊＠になる。
り、第４図（ｄｉに示すような、これを外Ｓ＊辺装置等
に伝える停止信号（ｄ）を出力する。検出回ｗ１６はこ
の信号（ｄｉを検出すると、側御信号発生回路７に第４
図１ｓ）Ｋ示す様な篤２次メモリリフレッシ、ａ有信号
（−１を発生させる。この第２次メモリリフレッシｊｌ
ｉ１１制御信号（＃）はある一定周期たとえば５μＩ毎
に出力され、アドレス発生回路８に入力される。アドレ
ス発生回路８では、ＭＰＵ１からｇ＋次メモリリフレッ
シュアドレス信号Ｖ＋を出力し、スイッチ回路９を介し
てダイナミックメモリ５をリフレッシ、する。この様Ｋ
ＭＰＵが動作中は、ＭＰＵからの第１次メモリリフレッ
シュ制御信号ＩＣＩ Ｋよってリフレッシ、を行ない、
ＭＰＵが動作を停止している時には第２次メモリリフレ
ッシュ刺御信号（−）Ｋよってリフレッシ、を行うこと
かで赦る。すなわち、ＤＭＡを行う場合、ＭＰＵを停止
させ、第２次メモリリフレッシ−制御信号（ｇｌが出力
されている期間にダイナミックメモリ５のリフレッシュ
を行ない、第２次メモリリフレッシュ側御信号＋１１が
出力されていない期間に、高速の周辺装置とダイナミッ
クメモリ５との間で直接データの授受つまりＤＭＡを行
うことが町＊＠になる。
またＭＰＵ停止でメモリ破壊など生じないから。
他システムとの同期化も容易に達成できる。更にアドレ
ス発生回路８に８ビツトカウンタを用いれば２５６種の
りフレッシュアドレスを発生することができ、２５６種
のりフレッシーアドレスを必要とする大容量たとえば２
５６にビットのダイナミックメモリなり７レソシ、する
ことが可能となる。本発明に用いる検出回路、側御信号
発生回路、アドレス発生回路はいずれも簡単で。
ス発生回路８に８ビツトカウンタを用いれば２５６種の
りフレッシュアドレスを発生することができ、２５６種
のりフレッシーアドレスを必要とする大容量たとえば２
５６にビットのダイナミックメモリなり７レソシ、する
ことが可能となる。本発明に用いる検出回路、側御信号
発生回路、アドレス発生回路はいずれも簡単で。
市場に普及したＳＳＩ等で作成することができる。ダイ
ナミックメモリ側から見れば、ＭＰＵが常に正常動作を
継続している時と同様なメモ＋７１７フレツシユ制御信
号の制御下に１適切にメモＩＪ ＩＪフレッシュが継続
的に繰返し行なわれる。
ナミックメモリ側から見れば、ＭＰＵが常に正常動作を
継続している時と同様なメモ＋７１７フレツシユ制御信
号の制御下に１適切にメモＩＪ ＩＪフレッシュが継続
的に繰返し行なわれる。
以上説明したように本発明によれば、簡単な回路を付加
するだけで、ダイナミックメモリの正常適切なりフレッ
シーを妨げられることなく。
するだけで、ダイナミックメモリの正常適切なりフレッ
シーを妨げられることなく。
ＤＭＡや他システムとの同期化を容易に行うことができ
、さらに２５６にビットダイナミックメモリの様な大容
量ダイナミックメモリをリフレッシ−することもできる
。
、さらに２５６にビットダイナミックメモリの様な大容
量ダイナミックメモリをリフレッシ−することもできる
。
第１図はメモリを用いた従来のデータ処理装置ノフロッ
ク図、第２図はこの従来の方法における各部信号状態を
示すタイミングチャート、第５図は本発明の一実施例を
示すブロック図。 第４図はこの実施例の各部信号状態を示すタイミングチ
ャートである。 １・・・中央処理装置、５・・・ダイナミックメモリ。 ６・・・検出回路、７・・・側御信号発生回路、８・・
・アドレス発生回路、（Ｃ１・・・第１次メモリリフレ
ッシ−側御信号、（−１・・・第２次メモリリフレッシ
、Ｗ御信号、（７１・・・リフレッシュアドレス信号。 才 １・ 図 才 ２ 図 ←Ｔ１−＋−Ｔ２ −←−７３− 才 ３ 図 才 斗 図 ＳＴｌ＋Ｔｚ←−Ｔ３−−−ｍ＝ （す）
ク図、第２図はこの従来の方法における各部信号状態を
示すタイミングチャート、第５図は本発明の一実施例を
示すブロック図。 第４図はこの実施例の各部信号状態を示すタイミングチ
ャートである。 １・・・中央処理装置、５・・・ダイナミックメモリ。 ６・・・検出回路、７・・・側御信号発生回路、８・・
・アドレス発生回路、（Ｃ１・・・第１次メモリリフレ
ッシ−側御信号、（−１・・・第２次メモリリフレッシ
、Ｗ御信号、（７１・・・リフレッシュアドレス信号。 才 １・ 図 才 ２ 図 ←Ｔ１−＋−Ｔ２ −←−７３− 才 ３ 図 才 斗 図 ＳＴｌ＋Ｔｚ←−Ｔ３−−−ｍ＝ （す）
Claims (1)
- 外部からの信号によってメモリのリフレッシュを行うダ
イナミックメモリが１中央処理装置が動作を停止してい
ることを検出する検出回路とｉこの検出回路から検出信
号を受けて第２次メモＩＪ リフレッシＪ−制御信号を
発生する制御信号発生回路と龜中央処理装置動作中は、
中央処理装置が発生する第１次メモリリフレフシュ制御
信号に同期して、また中央処理装置動作停止時は、前記
第２次メモＩＪ ＩＪフレッシ、ａ有信号に同期して、
リフレッシ、アドレス信号を発生するアドレス発生回路
とＫより蟇中央処理装置動作中は第１次メモリリフレッ
シ−側御信号に応じて、中央処理装置動作停止時は第２
次メモリリフレンジ、ｉｌ′Ｉ制御信号に応じて、メモ
リリフレッシ−するようＫしたことを特徴とするメモリ
リフレッシ凰方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040767A JPS58159292A (ja) | 1982-03-17 | 1982-03-17 | メモリリフレツシユ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040767A JPS58159292A (ja) | 1982-03-17 | 1982-03-17 | メモリリフレツシユ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159292A true JPS58159292A (ja) | 1983-09-21 |
Family
ID=12589772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57040767A Pending JPS58159292A (ja) | 1982-03-17 | 1982-03-17 | メモリリフレツシユ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6168400U (ja) * | 1984-10-05 | 1986-05-10 | ||
| JPS6320798A (ja) * | 1986-07-14 | 1988-01-28 | Pfu Ltd | リフレツシユ自動切替制御方式 |
| JPH01105394A (ja) * | 1987-10-16 | 1989-04-21 | Canon Inc | 記憶装置 |
-
1982
- 1982-03-17 JP JP57040767A patent/JPS58159292A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6168400U (ja) * | 1984-10-05 | 1986-05-10 | ||
| JPH056639Y2 (ja) * | 1984-10-05 | 1993-02-19 | ||
| JPS6320798A (ja) * | 1986-07-14 | 1988-01-28 | Pfu Ltd | リフレツシユ自動切替制御方式 |
| JPH01105394A (ja) * | 1987-10-16 | 1989-04-21 | Canon Inc | 記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4172282A (en) | Processor controlled memory refresh | |
| US20050268024A1 (en) | Memory controller for use in multi-thread pipeline bus system and memory control method | |
| JPS6242396A (ja) | ダイナミツク・メモリ・リフレツシユ及びパリテイ・チエツク回路 | |
| JPS58192148A (ja) | 演算処理装置 | |
| JP2658958B2 (ja) | Ｄｍａコントローラ | |
| JPS58159292A (ja) | メモリリフレツシユ方法 | |
| US4594656A (en) | Memory refresh apparatus | |
| US5917839A (en) | Apparatus and method for a read-modify-write operation in a dynamic random access memory | |
| KR100480553B1 (ko) | 디램장치의리프레쉬제어방법 | |
| KR0183813B1 (ko) | 디알에이엠 리프레쉬 제어기 | |
| JPH01227299A (ja) | メモリのリフレッシュ制御方式 | |
| KR0176464B1 (ko) | 다이나믹 랜덤 억세스 메모리장치의 리플레쉬 제어회로 | |
| JPH05109269A (ja) | ダイナミツクメモリのリフレツシユ制御回路 | |
| JPS61122994A (ja) | ダイナミツク型半導体記憶装置 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JPH0740432B2 (ja) | メモリのリフレッシュ方式 | |
| KR100194041B1 (ko) | 다이나믹 랜덤 억세스 메모리 제어회로 | |
| JP2617132B2 (ja) | ダイレクトメモリアクセス方式 | |
| KR20030097025A (ko) | 고주파수 동작을 위한 멀티 뱅크 반도체 메모리장치의구동 제어장치 및 그 제어방법 | |
| JPH036763A (ja) | Ｄｒａｍ型メモリ装置間の高速データ転送方法 | |
| JPS63106991A (ja) | メモリ集積回路 | |
| JPH0344887A (ja) | Ｄｒａｍ制御方式、記憶装置および、情報処理装置 | |
| JPS63191398A (ja) | 情報処理装置 | |
| JPH03144747A (ja) | メモリコントローラ | |
| JPS63106992A (ja) | メモリ集積回路 |