JPH0740432B2 - メモリのリフレッシュ方式 - Google Patents
メモリのリフレッシュ方式Info
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- JPH0740432B2 JPH0740432B2 JP60182222A JP18222285A JPH0740432B2 JP H0740432 B2 JPH0740432 B2 JP H0740432B2 JP 60182222 A JP60182222 A JP 60182222A JP 18222285 A JP18222285 A JP 18222285A JP H0740432 B2 JPH0740432 B2 JP H0740432B2
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Description
【発明の詳細な説明】 ［概要］ リフレッシュを要するメモリを有効に利用するため、所
定の時間間隔にてリフレッシュ要求を行なうと共に、当
該メモリを使用する装置からのアクセス要求とリフレッ
シュ要求とが重なったときに原則的にアクセス要求に対
する処理を優先させるようにし、その過程でリフレッシ
ュ要求に対する未処理回数が所定値に達したときにはリ
フレッシュ処理を優先させるようにした。
定の時間間隔にてリフレッシュ要求を行なうと共に、当
該メモリを使用する装置からのアクセス要求とリフレッ
シュ要求とが重なったときに原則的にアクセス要求に対
する処理を優先させるようにし、その過程でリフレッシ
ュ要求に対する未処理回数が所定値に達したときにはリ
フレッシュ処理を優先させるようにした。
［産業上の利用分野］ 本発明はメモリのリフレッシュ方式に関する。
［従来の技術］ ダイナミックRAM（以下、DRAMという）では記憶内容を
保持するために所定の時間内に所定の回数のリフレッシ
ュ処理が必要である。例えば、256KbitのDRAMで4msの間
に256回必要である。そこで従来、所定の時間間隔にて
当該メモリに対するリフレッシュ要求を行なうように
し、当該メモリを使用する装置からのアクセス要求と上
記リフレッシュ要求が重なったときには、DRAMの内容の
消失防止を第一に考えて、アクセス要求に対する処理を
待ち状態にして当該リフレッシュ要求に対する処理を常
に優先させるようにしていた。
保持するために所定の時間内に所定の回数のリフレッシ
ュ処理が必要である。例えば、256KbitのDRAMで4msの間
に256回必要である。そこで従来、所定の時間間隔にて
当該メモリに対するリフレッシュ要求を行なうように
し、当該メモリを使用する装置からのアクセス要求と上
記リフレッシュ要求が重なったときには、DRAMの内容の
消失防止を第一に考えて、アクセス要求に対する処理を
待ち状態にして当該リフレッシュ要求に対する処理を常
に優先させるようにしていた。
［発明が解決しようとする問題点］ ところで、上記のような従来のメモリのリフレッシュ方
式では、メモリを有効に利用できず、接続I/Oの転送レ
ートの低下を余儀なくされ、また、例えば当該メモリを
利用する装置がDMA（ダイレクトメモリアクセス）を行
なうチャネル装置等では当該待ち時間に対応したバッフ
ァサイズを見込まなければならない等の弊害があった。
式では、メモリを有効に利用できず、接続I/Oの転送レ
ートの低下を余儀なくされ、また、例えば当該メモリを
利用する装置がDMA（ダイレクトメモリアクセス）を行
なうチャネル装置等では当該待ち時間に対応したバッフ
ァサイズを見込まなければならない等の弊害があった。
それは、所定の時間間隔にてリフレッシュ処理を行なう
過程において、実際には当該処理を多少遅らせてもリフ
レッシュ処理時間が僅かであることから、所定時間内に
所定回数（例えば、256回/4ms）のリフレッシュ処理を
行なうことが可能であるにもかかわらず、常に所定の時
間間隔にてリフレッシュ処理を行ない、かつ、当該リフ
レッシュ処理を優先するようにしていたからである。
過程において、実際には当該処理を多少遅らせてもリフ
レッシュ処理時間が僅かであることから、所定時間内に
所定回数（例えば、256回/4ms）のリフレッシュ処理を
行なうことが可能であるにもかかわらず、常に所定の時
間間隔にてリフレッシュ処理を行ない、かつ、当該リフ
レッシュ処理を優先するようにしていたからである。
そこで、本発明の技術的課題は、所定時間内に所定回数
だけ行なわなければならないというリフレッシュ処理の
レート条件を満足させつつ、当該メモリを使用する装置
の待ち状態を極力少なくすることである。
だけ行なわなければならないというリフレッシュ処理の
レート条件を満足させつつ、当該メモリを使用する装置
の待ち状態を極力少なくすることである。
［問題点を解決するための手段］ 上記課題を解決するための手段は、Ｔ時間内にＮ回リフ
レッシュアクセスを必要とするダイナミックメモリに対
して、時間Ｔを回数Ｎで除した値よりも小さな値Ｙ（＜
Ｔ÷Ｎ）の時間間隔で発生する同期信号によりカウント
アップし、リフレッシュ処理実行時にカウントダウンす
るようなＴ÷Ｙ−Ｎ以下の段数Ｘ（≦Ｔ÷Ｙ−Ｎ）のカ
ウンタ21を備え、該カウンタ21の出力が１以上の時に上
記ダイナミックメモリに対するリフレッシュ要求を行う
ことにするとともに、上記ダイナミックメモリを使用す
る装置からのアクセス要求と上記リフレッシュ要求とが
重なった時には、リフレッシュ処理を待ち状態にしてア
クセス要求に対する処理を優先させ、上記処理の時間間
隔内に処理されなかったリフレッシュ要求の回数を計数
し、計数されたリフレッシュ要求の未処理回数が所定値
に達しない時に上記アクセス要求に対する処理が終了し
た場合には、リフレッシュ処理を上記所定の時間間隔よ
り短い時間間隔で連続して実行させ、上記未処理回数か
らリフレッシュ処理の実行回数だけ減算し、上記未処理
回数が所定値に達した時には、上記アクセス要求に対す
る処理を待ち状態にしてリフレッシュ処理を優先させる
ようにしたものである。
レッシュアクセスを必要とするダイナミックメモリに対
して、時間Ｔを回数Ｎで除した値よりも小さな値Ｙ（＜
Ｔ÷Ｎ）の時間間隔で発生する同期信号によりカウント
アップし、リフレッシュ処理実行時にカウントダウンす
るようなＴ÷Ｙ−Ｎ以下の段数Ｘ（≦Ｔ÷Ｙ−Ｎ）のカ
ウンタ21を備え、該カウンタ21の出力が１以上の時に上
記ダイナミックメモリに対するリフレッシュ要求を行う
ことにするとともに、上記ダイナミックメモリを使用す
る装置からのアクセス要求と上記リフレッシュ要求とが
重なった時には、リフレッシュ処理を待ち状態にしてア
クセス要求に対する処理を優先させ、上記処理の時間間
隔内に処理されなかったリフレッシュ要求の回数を計数
し、計数されたリフレッシュ要求の未処理回数が所定値
に達しない時に上記アクセス要求に対する処理が終了し
た場合には、リフレッシュ処理を上記所定の時間間隔よ
り短い時間間隔で連続して実行させ、上記未処理回数か
らリフレッシュ処理の実行回数だけ減算し、上記未処理
回数が所定値に達した時には、上記アクセス要求に対す
る処理を待ち状態にしてリフレッシュ処理を優先させる
ようにしたものである。
［発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係るメモリのリフレッシュ方式の一例
を採用したシステムのブロック図である。
を採用したシステムのブロック図である。
同図において、10はDRAMで構成されるシステムストレー
ジ（以下、単にSSという）、20はSS10に対するリフレッ
シュ要求を制御するリフレッシュ制御回路、各U0乃至U5
はSS10に対してDMAを行なうチャネル装置或いはCPU等の
当該SS10を使用するユニットである。そして、各ユニッ
トU0乃至U5は共通バス60を介してSS10との間でアクセス
要求の転送及びデータの転送を行なうと共に、リフレッ
シュ制御回路20もまた共通バス60を介してSS10にリフレ
ッシュ要求を転送するようにしている。
ジ（以下、単にSSという）、20はSS10に対するリフレッ
シュ要求を制御するリフレッシュ制御回路、各U0乃至U5
はSS10に対してDMAを行なうチャネル装置或いはCPU等の
当該SS10を使用するユニットである。そして、各ユニッ
トU0乃至U5は共通バス60を介してSS10との間でアクセス
要求の転送及びデータの転送を行なうと共に、リフレッ
シュ制御回路20もまた共通バス60を介してSS10にリフレ
ッシュ要求を転送するようにしている。
上記のシステムでは、各ユニットU0乃至U5のアクセス処
理及びリフレッシュ制御回路20のリフレッシュ処理の優
先度は U0＞U1＞U2＞ （リフレッシュ制御回路20） ＞U3＞U4＞U5 に設定してある。従って、ユニットU1はユニットU0から
のアクセス要求信号REQ0を、ユニットU2はユニットU0及
びU1からのアクセス要求信号REQ0及びREQ1を、リフレッ
シュ制御回路20はユニットU0乃至U2からのアクセス要求
信号REQ0乃至REQ2を、ユニットU3はユニットU0乃至U2か
らのアクセス要求信号REQ0乃至REQ2及びリフレッシュ制
御回路20からのリフレッシュ要求信号SPを、ユニットU4
はユニットU0乃至U3からのアクセス要求信号REQ0乃至RE
Q3及びリフレッシュ制御回路20からのリフレッシュ要求
信号SPを、ユニットU5はユニットU0乃至U4からのアクセ
ス要求信号REQ0乃至REQ4及びリフレッシュ制御回路20か
らのリフレッシュ要求信号SPを夫々監視している。そし
て、各ユニットU1乃至U5及びリフレッシュ制御回路20は
当該監視している要求信号が立ち上がっている場合には
SS10に対する要求を待ち状態にするようになっている。
また、リフレッシュ制御回路20から各ユニットU0乃至U5
に対してアクセス許可信号HPが出力されており、このア
クセス許可信号HPが立ち下がったときに各ユニットU0乃
至U5は当該アクセス要求を待ち状態にしてSS10に対する
リフレッシュ処理を優先させるようにしている。
理及びリフレッシュ制御回路20のリフレッシュ処理の優
先度は U0＞U1＞U2＞ （リフレッシュ制御回路20） ＞U3＞U4＞U5 に設定してある。従って、ユニットU1はユニットU0から
のアクセス要求信号REQ0を、ユニットU2はユニットU0及
びU1からのアクセス要求信号REQ0及びREQ1を、リフレッ
シュ制御回路20はユニットU0乃至U2からのアクセス要求
信号REQ0乃至REQ2を、ユニットU3はユニットU0乃至U2か
らのアクセス要求信号REQ0乃至REQ2及びリフレッシュ制
御回路20からのリフレッシュ要求信号SPを、ユニットU4
はユニットU0乃至U3からのアクセス要求信号REQ0乃至RE
Q3及びリフレッシュ制御回路20からのリフレッシュ要求
信号SPを、ユニットU5はユニットU0乃至U4からのアクセ
ス要求信号REQ0乃至REQ4及びリフレッシュ制御回路20か
らのリフレッシュ要求信号SPを夫々監視している。そし
て、各ユニットU1乃至U5及びリフレッシュ制御回路20は
当該監視している要求信号が立ち上がっている場合には
SS10に対する要求を待ち状態にするようになっている。
また、リフレッシュ制御回路20から各ユニットU0乃至U5
に対してアクセス許可信号HPが出力されており、このア
クセス許可信号HPが立ち下がったときに各ユニットU0乃
至U5は当該アクセス要求を待ち状態にしてSS10に対する
リフレッシュ処理を優先させるようにしている。
今、SS10に対するリフレッシュ処理のレート条件が256
回/4msである場合を想定し、リフレッシュ制御回路20か
らは、15μｓ毎にリフレッシュ要求がなされるものとす
る。この場合、リフレッシュ要求を256回行なうと、 15μｓ×256＝3.84ms となり、上記レート条件を満足するものである。そし
て、例えばリフレッシュ処理の待ち時間が 15μｓ×７＝105μｓ であるとき、上記処理の時間3.84msと当該待ち時間105
μｓを合せても 3.84ms＋105μｓ＝3.945ms＜4ms ………（１） となり、まだ上記レート条件を満足することになる。そ
こで、リフレッシュ制御回路20からのリフレッシュ要求
に未処理回数が７回となった場合にリフレッシュ制御回
路20がアクセス要求信号HPを立ち下げるようにする。
回/4msである場合を想定し、リフレッシュ制御回路20か
らは、15μｓ毎にリフレッシュ要求がなされるものとす
る。この場合、リフレッシュ要求を256回行なうと、 15μｓ×256＝3.84ms となり、上記レート条件を満足するものである。そし
て、例えばリフレッシュ処理の待ち時間が 15μｓ×７＝105μｓ であるとき、上記処理の時間3.84msと当該待ち時間105
μｓを合せても 3.84ms＋105μｓ＝3.945ms＜4ms ………（１） となり、まだ上記レート条件を満足することになる。そ
こで、リフレッシュ制御回路20からのリフレッシュ要求
に未処理回数が７回となった場合にリフレッシュ制御回
路20がアクセス要求信号HPを立ち下げるようにする。
ここで、上記リフレッシュ制御回路20におけるリフレッ
シュ要求信号SP及び上記のようなアクセス制御信号HPの
制御は例えば第２図に示すような回路構成にて実現され
る。
シュ要求信号SP及び上記のようなアクセス制御信号HPの
制御は例えば第２図に示すような回路構成にて実現され
る。
同図において、21はイネーブル端子（Enable）端子、ア
ップカウント，ダウンカウントの制御端子（U/D）及び
同期クロックの入力端子（Clock）を有する８進のカウ
ンタであり、その出力がQ0,Q1,Q2となっている。そし
て、リフレッシュ要求に同期した15μｓ周期の信号及び
リフレッシュ処理が実行された場合のリフレッシュサイ
クル信号がオアゲート22を介してカウンタ21のイネーブ
ル端子に入力すると共に、上記リフレッシュ信号が同制
御端子（U/D）に入力している。即ち、このカウンタ21
はリフレッシュ処理が実行されているときはダウンカウ
ンタを構成し、リフレッシュ処理が実行されていないと
きはアップカウンタを構成するようになっている。ま
た、このカウンタ21の出力ビットQ0,Q1,Q2のオアゲート
23によるオア信号が上記リフレッシュ要求信号SPとして
出力される一方、同出力ビットQ0,Q1,Q2のアンドゲート
24によるアンド信号さらにそのインバータ25による反転
信号がアクセス許可信号HPとして出力するようになって
いる。
ップカウント，ダウンカウントの制御端子（U/D）及び
同期クロックの入力端子（Clock）を有する８進のカウ
ンタであり、その出力がQ0,Q1,Q2となっている。そし
て、リフレッシュ要求に同期した15μｓ周期の信号及び
リフレッシュ処理が実行された場合のリフレッシュサイ
クル信号がオアゲート22を介してカウンタ21のイネーブ
ル端子に入力すると共に、上記リフレッシュ信号が同制
御端子（U/D）に入力している。即ち、このカウンタ21
はリフレッシュ処理が実行されているときはダウンカウ
ンタを構成し、リフレッシュ処理が実行されていないと
きはアップカウンタを構成するようになっている。ま
た、このカウンタ21の出力ビットQ0,Q1,Q2のオアゲート
23によるオア信号が上記リフレッシュ要求信号SPとして
出力される一方、同出力ビットQ0,Q1,Q2のアンドゲート
24によるアンド信号さらにそのインバータ25による反転
信号がアクセス許可信号HPとして出力するようになって
いる。
次に、第３図及び第４図に示すタイミングチャートに従
って作動を説明する。
って作動を説明する。
第３図において、リフレッシュ制御回路20からのリフレ
ッシュ要求に同期して出力される15μｓ周期の信号が立
ち上る毎にカウンタ21がクロックをアップカウントする
と共に、当該リフレッシュ要求に対する処理が実行され
てリフレッシュサイクル信号が立ち上る毎に当該カウン
タ21はクロックをダウンカウントする。ユニットU0乃至
U2からのアクセス要求とリフレッシュ制御回路20からの
リフレッシュ要求が重ならない限り、カウンタ21は上記
作動を繰り返すことになり、ビット出力Q0だけが15μｓ
周期信号が立ち上っているときに立ち上がり、リフレッ
シュサイクル信号が立ち上がっているときに立ち下がる
作動を繰り返す。このとき、リフレッシュ要求信号SPは
当該ビット出力Q0同期したものとなる。
ッシュ要求に同期して出力される15μｓ周期の信号が立
ち上る毎にカウンタ21がクロックをアップカウントする
と共に、当該リフレッシュ要求に対する処理が実行され
てリフレッシュサイクル信号が立ち上る毎に当該カウン
タ21はクロックをダウンカウントする。ユニットU0乃至
U2からのアクセス要求とリフレッシュ制御回路20からの
リフレッシュ要求が重ならない限り、カウンタ21は上記
作動を繰り返すことになり、ビット出力Q0だけが15μｓ
周期信号が立ち上っているときに立ち上がり、リフレッ
シュサイクル信号が立ち上がっているときに立ち下がる
作動を繰り返す。このとき、リフレッシュ要求信号SPは
当該ビット出力Q0同期したものとなる。
ここで、例えば第３図の時刻t1乃至t5の間でユニットU0
乃至U2のいずれかがSS10に対するアクセス要求を発して
いる状態となり、当該アクセス要求信号REQ0乃至REQ2の
いずれかが立ち上がっている状態を想定する。この場
合、リフレッシュ制御回路20からのリフレッシュ要求に
対する処理が待ち状態となるため、当該t1乃至t5の間で
リフレッシュサイクル信号が立ち上がらず、カウンタ21
は時刻t2から15μｓ周期信号の立ち上がる時刻t3,t4で
夫々カウントアップし、当該時刻t4の時点でカウント値
は“3"（Q0＝1,Q1＝1,Q2＝０）となる（リフレッシュ要
求に対する未処理数“3"）。その後、時刻t5で上記アク
セス要求信号REQ0乃至REQ2の全てが立ち下がると、時刻
t2からリフレッシュ要求信号を立ち上げているリフレッ
シュ制御回路20は上記リフレッシュ要求に対して未処理
となった回数“3"だけリフレッシュ処理を連続して行な
う。すると、カウンタ21が順次カウントダウンし、３回
目の処理が行なわれる時刻t6で当該カウント値が“0"と
なり、同時にリフレッシュ要求信号が立ち下がる。以
後、ユニットU0乃至U2からのアクセス要求がなければ、
前述したように15μｓ毎にリフレッシュ処理が行なわれ
る。
乃至U2のいずれかがSS10に対するアクセス要求を発して
いる状態となり、当該アクセス要求信号REQ0乃至REQ2の
いずれかが立ち上がっている状態を想定する。この場
合、リフレッシュ制御回路20からのリフレッシュ要求に
対する処理が待ち状態となるため、当該t1乃至t5の間で
リフレッシュサイクル信号が立ち上がらず、カウンタ21
は時刻t2から15μｓ周期信号の立ち上がる時刻t3,t4で
夫々カウントアップし、当該時刻t4の時点でカウント値
は“3"（Q0＝1,Q1＝1,Q2＝０）となる（リフレッシュ要
求に対する未処理数“3"）。その後、時刻t5で上記アク
セス要求信号REQ0乃至REQ2の全てが立ち下がると、時刻
t2からリフレッシュ要求信号を立ち上げているリフレッ
シュ制御回路20は上記リフレッシュ要求に対して未処理
となった回数“3"だけリフレッシュ処理を連続して行な
う。すると、カウンタ21が順次カウントダウンし、３回
目の処理が行なわれる時刻t6で当該カウント値が“0"と
なり、同時にリフレッシュ要求信号が立ち下がる。以
後、ユニットU0乃至U2からのアクセス要求がなければ、
前述したように15μｓ毎にリフレッシュ処理が行なわれ
る。
第４図において、例えば、時刻t1からユニットU0乃至U2
がいずれかのアクセス要求を発している状態が継続する
と、時刻t2からリフレッシュ制御回路20からのリフレッ
シュ要求に対する処理が待ち状態となり、上記と同様に
カウンタ21が15μｓ毎にカウントアップされていく。そ
して、当該リフレッシュ要求に対する未処理回数が時刻
t3において７回となって、カウンタ21のカウント値が
“7"になると（Q0＝1,Q1＝1,Q2＝１）、アクセス許可信
号HPが立ち下がり、そのとき例えばアクセス要求信号RE
Q0乃至REQ2の切換えが行なわれると、ユニットU0乃至U2
からの当該新たなアクセス要求に対する処理が待ち状態
となって、SS10のリフレッシュ処理が優先される。この
リフレッシュ処理が実行されてリフレッシュサイクル信
号が立ち上がり、時刻t4にてカウンタ21がカウントダウ
ンされると、再びアクセス許可信号HPが立ち上がり、上
記のように待ち状態となったアクセス処理が優先して行
なわれる。そして、まだユニットU0乃至U2のいずれかか
らのアクセス要求が継続している状態で、次のリフレッ
シュ要求が発せされると（時刻t5）、このリフレッシュ
要求に対する処理が待ち状態となってカウンタ21のカウ
ント値が“7"となり、アクセス許可信号HPが立ち下が
る。すると、上記と同様にSS10に対するリフレッシュ処
理が優先される。
がいずれかのアクセス要求を発している状態が継続する
と、時刻t2からリフレッシュ制御回路20からのリフレッ
シュ要求に対する処理が待ち状態となり、上記と同様に
カウンタ21が15μｓ毎にカウントアップされていく。そ
して、当該リフレッシュ要求に対する未処理回数が時刻
t3において７回となって、カウンタ21のカウント値が
“7"になると（Q0＝1,Q1＝1,Q2＝１）、アクセス許可信
号HPが立ち下がり、そのとき例えばアクセス要求信号RE
Q0乃至REQ2の切換えが行なわれると、ユニットU0乃至U2
からの当該新たなアクセス要求に対する処理が待ち状態
となって、SS10のリフレッシュ処理が優先される。この
リフレッシュ処理が実行されてリフレッシュサイクル信
号が立ち上がり、時刻t4にてカウンタ21がカウントダウ
ンされると、再びアクセス許可信号HPが立ち上がり、上
記のように待ち状態となったアクセス処理が優先して行
なわれる。そして、まだユニットU0乃至U2のいずれかか
らのアクセス要求が継続している状態で、次のリフレッ
シュ要求が発せされると（時刻t5）、このリフレッシュ
要求に対する処理が待ち状態となってカウンタ21のカウ
ント値が“7"となり、アクセス許可信号HPが立ち下が
る。すると、上記と同様にSS10に対するリフレッシュ処
理が優先される。
このようなユニットU0乃至U2のいずれかのアクセス要求
が継続している状態が以後も同様に継続するならば（最
悪な状態）、カウンタ21のカウント値が“7"なると、リ
フレッシュ処理が優先して行なわれ、それによってカウ
ンタ21のカウント値が“6"になると、アクセス要求が優
先されて、次のアクセス要求の時期にまたカウンタ21の
カウント値が“7"になという動作が順次繰り返されるよ
うになる。即ち、上記のような最悪の状態でも、リフレ
ッシュ要求に対する未処理回数が“7"になると、以後、
リフレッシュ要求の周期15μｓ毎にリフレッシュ処理が
行なわれるようになり、前述した 3.84ms＋105μｓ＝3.975ms＜4ms ………（１） の条件を満足するようになる。
が継続している状態が以後も同様に継続するならば（最
悪な状態）、カウンタ21のカウント値が“7"なると、リ
フレッシュ処理が優先して行なわれ、それによってカウ
ンタ21のカウント値が“6"になると、アクセス要求が優
先されて、次のアクセス要求の時期にまたカウンタ21の
カウント値が“7"になという動作が順次繰り返されるよ
うになる。即ち、上記のような最悪の状態でも、リフレ
ッシュ要求に対する未処理回数が“7"になると、以後、
リフレッシュ要求の周期15μｓ毎にリフレッシュ処理が
行なわれるようになり、前述した 3.84ms＋105μｓ＝3.975ms＜4ms ………（１） の条件を満足するようになる。
上記のようにアクセス要求に対する未処理回数が７回に
達した後、ユニットU0乃至U2全てのアクセス要求信号RE
Q0乃至REQ2が立ち下がれば、SS10に対するリフレッシュ
処理は15μｓの間で第３図の時刻t4乃至t6に示したよう
に連続的に行なわれる。この場合は、勿論、上記（１）
の条件を満足する。
達した後、ユニットU0乃至U2全てのアクセス要求信号RE
Q0乃至REQ2が立ち下がれば、SS10に対するリフレッシュ
処理は15μｓの間で第３図の時刻t4乃至t6に示したよう
に連続的に行なわれる。この場合は、勿論、上記（１）
の条件を満足する。
尚、ユニットU3乃至U5からのアクセス要求に対する処理
は、ユニットU0乃至U2からのアクセス要求信号REQ0乃至
REQ2及びリフレッシ制御回路20からのリフレッシュ要求
信号SPが共に立ち下がっている場合に行なわれる。そし
て、その処理は、ユニットU3,U4,U5の順番で優先的に行
なわれる。
は、ユニットU0乃至U2からのアクセス要求信号REQ0乃至
REQ2及びリフレッシ制御回路20からのリフレッシュ要求
信号SPが共に立ち下がっている場合に行なわれる。そし
て、その処理は、ユニットU3,U4,U5の順番で優先的に行
なわれる。
第５図は、リフレッシュ処理の回数をカウントするとい
う他のメモリのリフレッシュ方式を実現しているシステ
ムのブロック図である。
う他のメモリのリフレッシュ方式を実現しているシステ
ムのブロック図である。
同図において、30は第２図に示したようなカウンタ31を
有するCPU、50は内部にレジスタ51を有するCPUであり、
CPU30は、DRAMで構成されたSS10、レジスタ群40及びCPU
50内のレジスタ51を共通バス60を介してアクセスできる
ようになっている。また、CPU50は、SS10及びレジスタ
群40共通バス60を介してアクセス可能となっている。共
通バス60はアドレス、データ、アクセスモードの転送に
用いられ、アクセスモードは例えば、下表のようにコー
ド化されている。
有するCPU、50は内部にレジスタ51を有するCPUであり、
CPU30は、DRAMで構成されたSS10、レジスタ群40及びCPU
50内のレジスタ51を共通バス60を介してアクセスできる
ようになっている。また、CPU50は、SS10及びレジスタ
群40共通バス60を介してアクセス可能となっている。共
通バス60はアドレス、データ、アクセスモードの転送に
用いられ、アクセスモードは例えば、下表のようにコー
ド化されている。
CPU30及び50は共通バス60によるアドレス、データ転送
時にSS10アクセスかレジスタ群アクセスかの情報をアク
セスモードにのせる。SS10ではそのアクセスモードをデ
コードし、“レジスタ群アクセス”であったならば、リ
フレッシュを行なう。この場合のリフレッシュは、メモ
リ素子にアドレス情報を必要としない「セルフリフレッ
シュ」又は「CAS befor RASリフレッシュ」等に限られ
る。
時にSS10アクセスかレジスタ群アクセスかの情報をアク
セスモードにのせる。SS10ではそのアクセスモードをデ
コードし、“レジスタ群アクセス”であったならば、リ
フレッシュを行なう。この場合のリフレッシュは、メモ
リ素子にアドレス情報を必要としない「セルフリフレッ
シュ」又は「CAS befor RASリフレッシュ」等に限られ
る。
CPU30内のカウンタ31は、当該CPU30及びCPU50のレジス
タ群アクセス期間中のSS10リフレッシュの回数をカウン
トしており、CPU30がカウンタ31のカウント値に基づい
て一定期間中に規定のリフレッシュ回数に達しないこと
を判定すると、「強制リフレッシュモード」にして、当
該CPU10及びCPU50のアクセス要求に対する処理を待ち状
態にし、当該所定の回数に達すべくSS10リフレッシュを
行なう。
タ群アクセス期間中のSS10リフレッシュの回数をカウン
トしており、CPU30がカウンタ31のカウント値に基づい
て一定期間中に規定のリフレッシュ回数に達しないこと
を判定すると、「強制リフレッシュモード」にして、当
該CPU10及びCPU50のアクセス要求に対する処理を待ち状
態にし、当該所定の回数に達すべくSS10リフレッシュを
行なう。
このようなリフレッシュ方式によれば、CPU30,50がレジ
スタ群のアクセス中にSS10のリフレッシュを行なってし
まうため、上記強制リフレッシュモードによるリフレッ
シュの場合を除けば、リフレッシュサイクルのためにCP
U30,50がSS10アクセスを待たなければならない期間をな
くすことができ、システムのオーバヘッドを減少させる
ことができる。
スタ群のアクセス中にSS10のリフレッシュを行なってし
まうため、上記強制リフレッシュモードによるリフレッ
シュの場合を除けば、リフレッシュサイクルのためにCP
U30,50がSS10アクセスを待たなければならない期間をな
くすことができ、システムのオーバヘッドを減少させる
ことができる。
［発明の効果］ 以上説明してきたように、本発明によれば、原則的には
メモリを使用する装置のアクセス要求を優先させるよう
にし、アクセス要求を優先させるために、Ｔ時間内にＮ
回リフレッシュアクセスを必要とするダイナミックメモ
リに対して、時間Ｔを回数Ｎで除した値よりも小さな値
Ｙの時間間隔で発生する同期信号によりカウントアップ
し、リフレッシュ処理実行時にカウントダウンするよう
なカウンタ21を備え、そのカウンタ21の出力が１以上の
時に上記ダイナミックメモリに対するリフレッシュ要求
を行う。
メモリを使用する装置のアクセス要求を優先させるよう
にし、アクセス要求を優先させるために、Ｔ時間内にＮ
回リフレッシュアクセスを必要とするダイナミックメモ
リに対して、時間Ｔを回数Ｎで除した値よりも小さな値
Ｙの時間間隔で発生する同期信号によりカウントアップ
し、リフレッシュ処理実行時にカウントダウンするよう
なカウンタ21を備え、そのカウンタ21の出力が１以上の
時に上記ダイナミックメモリに対するリフレッシュ要求
を行う。
そして、ダイナミックメモリを使用する装置からのアク
セス要求と上記リフレッシュ要求とが重なった時には、
リフレッシュ処理を待ち状態にしてアクセス要求に対す
る処理を優先させるようにし、この場合、所定の時間間
隔内に処理されなかったリフレッシュ要求の回数を加算
する。
セス要求と上記リフレッシュ要求とが重なった時には、
リフレッシュ処理を待ち状態にしてアクセス要求に対す
る処理を優先させるようにし、この場合、所定の時間間
隔内に処理されなかったリフレッシュ要求の回数を加算
する。
計数されたリフレッシュ処理の未処理回数が所定値に達
しない時に上記アクセス要求に対する処理が終了した場
合には、リフレッシュ処理を所定の時間間隔より短い時
間間隔で連続して実行する。そして、計数された未処理
回数からリフレッシュ処理の実行回数だけ減算される。
しない時に上記アクセス要求に対する処理が終了した場
合には、リフレッシュ処理を所定の時間間隔より短い時
間間隔で連続して実行する。そして、計数された未処理
回数からリフレッシュ処理の実行回数だけ減算される。
計数された未処理回数が所定値に達した時は、アクセス
要求に対する処理を待ち状態にしてリフレッシュ処理を
優先させるようになる。
要求に対する処理を待ち状態にしてリフレッシュ処理を
優先させるようになる。
このように処理させたことによって、所定時間内に所定
回数だけ行なわなければならないというリフレッシュ処
理のレート条件を満足させつつ、当該メモリを使用する
装置の待ち状態を少なくさせることが可能となる。従っ
て、リフレッシュ要求トリガ周期ＹをT/Nより短く設定
でき、最悪の状態でもリフレッシュ回数がカウンタ21の
段数Ｘまでしか増加させないで済み、最大Ｙ・（Ｘ−
１）の期間だけメモリアクセスを優先でき、メモリを有
効に利用することができるようになる。
回数だけ行なわなければならないというリフレッシュ処
理のレート条件を満足させつつ、当該メモリを使用する
装置の待ち状態を少なくさせることが可能となる。従っ
て、リフレッシュ要求トリガ周期ＹをT/Nより短く設定
でき、最悪の状態でもリフレッシュ回数がカウンタ21の
段数Ｘまでしか増加させないで済み、最大Ｙ・（Ｘ−
１）の期間だけメモリアクセスを優先でき、メモリを有
効に利用することができるようになる。
第１図は本発明に係るメモリのリフレッシュ方式の一例
を採用したシステムのブロック図、第２図はリフレッシ
ュ制御回路の一構成部を示す回路図、第３図及び第４図
は作動を示すタイミングチャート、第５図はリフレッシ
ュの回数をカウントするという他のリフレッシュ方式を
採用したシステムのブロック図である。 10……システムストレージ（SS） 20……リフレッシュ制御回路 21……カウンタ 22,23……オアゲート 24……アンドゲート 25……インバータ 60……共通バス
を採用したシステムのブロック図、第２図はリフレッシ
ュ制御回路の一構成部を示す回路図、第３図及び第４図
は作動を示すタイミングチャート、第５図はリフレッシ
ュの回数をカウントするという他のリフレッシュ方式を
採用したシステムのブロック図である。 10……システムストレージ（SS） 20……リフレッシュ制御回路 21……カウンタ 22,23……オアゲート 24……アンドゲート 25……インバータ 60……共通バス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−19293（ＪＰ，Ａ) 特開 昭58−182193（ＪＰ，Ａ) 特開 昭49−132943（ＪＰ，Ａ)
Claims (1)
- 【請求項１】Ｔ時間内にＮ回リフレッシュアクセスを必
要とするダイナミックメモリに対して、時間Ｔを回数Ｎ
で除した値よりも小さな値Ｙの時間間隔で発生する同期
信号によりカウントアップし、リフレッシュ処理実行時
にカウントダウンするようなＴ÷Ｙ−Ｎ以下の段数Ｘの
カウンタ（21）を備え、 該カウンタ（21）の出力が１以上の時に上記ダイナミッ
クメモリに対するリフレッシュ要求を行うことにすると
ともに、 上記ダイナミックメモリを使用する装置からのアクセス
要求と上記リフレッシュ要求とが重なった時には、リフ
レッシュ処理を待ち状態にしてアクセス要求に対する処
理を優先させ、 上記所定の時間間隔内に処理されなかったリフレッシュ
要求の回数を計数し、 計数されたリフレッシュ要求の未処理回数が所定値に達
しない時に上記アクセス要求に対する処理が終了した場
合には、リフレッシュ処理を上記所定の時間間隔より短
い時間間隔で連続して実行させ、上記未処理回数からリ
フレッシュ処理の実行回数だけ減算し、 上記未処理回数が所定値に達した時には、上記アクセス
要求に対する処理を待ち状態にしてリフレッシュ処理を
優先させる ことを特徴とするメモリのリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182222A JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182222A JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242394A JPS6242394A (ja) | 1987-02-24 |
| JPH0740432B2 true JPH0740432B2 (ja) | 1995-05-01 |
Family
ID=16114477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182222A Expired - Fee Related JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740432B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9824741B2 (en) | 2013-03-14 | 2017-11-21 | Panasonic Intellectual Property Managment Co., Ltd. | Refresh control device, wireless receiver, and semiconductor integrated circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785357B2 (ja) * | 1991-06-10 | 1995-09-13 | 工業技術院長 | Ｄｒａｍのリフレッシュ制御装置 |
| JP4941823B2 (ja) * | 2007-01-24 | 2012-05-30 | 株式会社デンソー | 車両用ドアロック装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49132943A (ja) * | 1973-04-25 | 1974-12-20 | ||
| JPS56145587A (en) * | 1980-04-14 | 1981-11-12 | Toshiba Corp | Selective control circuit of dynamic memory |
| JPS57123592A (en) * | 1981-01-26 | 1982-08-02 | Nec Corp | Accepting device for storage access |
| JPS5845692A (ja) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | リフレツシユ要求制御方式 |
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
-
1985
- 1985-08-20 JP JP60182222A patent/JPH0740432B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9824741B2 (en) | 2013-03-14 | 2017-11-21 | Panasonic Intellectual Property Managment Co., Ltd. | Refresh control device, wireless receiver, and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242394A (ja) | 1987-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |