JPH05347093A - Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法 - Google Patents
Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法Info
- Publication number
- JPH05347093A JPH05347093A JP4156877A JP15687792A JPH05347093A JP H05347093 A JPH05347093 A JP H05347093A JP 4156877 A JP4156877 A JP 4156877A JP 15687792 A JP15687792 A JP 15687792A JP H05347093 A JPH05347093 A JP H05347093A
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Abstract
(57)【要約】
【目的】 複数のＤＲＡＭによりメモリ領域を確保する
電子回路においてそれぞれのＤＲＡＭ別々にリフレッシ
ュとデータのリードライトとのアービトレーションを行
い、同時にリフレッシュもそれぞれのＤＲＡＭに別々に
時間をずらして行うことによってデータのリードライト
の能力を低下させることなくリフレッシュ時にＤＲＡＭ
に流れる電流を減少させる。 【構成】 リフレッシュクロック１１とカウンタ１３か
ら４つのＤＲＡＭ（１７ａ、１７ｂ、１７ｃ、１７ｄ）
に対するリフレッシュ要求信号を順番に出してリフレッ
シュを別々に行う。データリードライト要求信号とリフ
レッシュ要求信号のアービトレーションをアービタ１４
で４つのＤＲＡＭ（１７ａ、１７ｂ、１７ｃ、１７ｄ）
に対して別々に行う。
電子回路においてそれぞれのＤＲＡＭ別々にリフレッシ
ュとデータのリードライトとのアービトレーションを行
い、同時にリフレッシュもそれぞれのＤＲＡＭに別々に
時間をずらして行うことによってデータのリードライト
の能力を低下させることなくリフレッシュ時にＤＲＡＭ
に流れる電流を減少させる。 【構成】 リフレッシュクロック１１とカウンタ１３か
ら４つのＤＲＡＭ（１７ａ、１７ｂ、１７ｃ、１７ｄ）
に対するリフレッシュ要求信号を順番に出してリフレッ
シュを別々に行う。データリードライト要求信号とリフ
レッシュ要求信号のアービトレーションをアービタ１４
で４つのＤＲＡＭ（１７ａ、１７ｂ、１７ｃ、１７ｄ）
に対して別々に行う。
Description
【０００１】
【産業上の利用分野】この発明は、あるメモリ領域を確
保するために複数のＤＲＡＭを用いる電子回路に関す
る。
保するために複数のＤＲＡＭを用いる電子回路に関す
る。
【０００２】
【従来の技術】従来、あるメモリ領域を確保するために
複数のＤＲＡＭを用いる電子回路のリフレッシュ回路は
図２のとおりである。例としてＤＲＡＭを４つ用いる場
合を示す。ＣＰＵ２１からのＤＲＡＭのデータのリード
時またはライト時におけるデータリードライト要求信号
とリフレッシュクロック２２からある一定時間毎に出力
されるリフレッシュ要求信号とのアービトレーションを
アービタ２３で行う。データリードライト要求をリフレ
ッシュ要求より優先させる場合、アービタ２３はリード
ライト制御信号を選択する。すると、アービタ２３から
リードライトコントローラ２４に対してデータリードラ
イト許可信号が出力される。
複数のＤＲＡＭを用いる電子回路のリフレッシュ回路は
図２のとおりである。例としてＤＲＡＭを４つ用いる場
合を示す。ＣＰＵ２１からのＤＲＡＭのデータのリード
時またはライト時におけるデータリードライト要求信号
とリフレッシュクロック２２からある一定時間毎に出力
されるリフレッシュ要求信号とのアービトレーションを
アービタ２３で行う。データリードライト要求をリフレ
ッシュ要求より優先させる場合、アービタ２３はリード
ライト制御信号を選択する。すると、アービタ２３から
リードライトコントローラ２４に対してデータリードラ
イト許可信号が出力される。
【０００３】この後、リードライトコントローラ２４か
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭのうちどれか１つへ、
データリードライト制御信号が出力されるデータリード
ライトサイクルに入る。リフレッシュ要求はアービタで
保持され、データリードライトサイクルが終了次第リフ
レッシュサイクルにはいる。アービタ２３から、リフレ
ッシュジェネレータ２５へ、リフレッシュ許可信号が出
力される。
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭのうちどれか１つへ、
データリードライト制御信号が出力されるデータリード
ライトサイクルに入る。リフレッシュ要求はアービタで
保持され、データリードライトサイクルが終了次第リフ
レッシュサイクルにはいる。アービタ２３から、リフレ
ッシュジェネレータ２５へ、リフレッシュ許可信号が出
力される。
【０００４】この後、リフレッシュジェネレータ２５か
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭ全てにリフレッシュ制
御信号が出力され、４つのＤＲＡＭのリフレッシュが同
時に行われる。また、リフレッシュ要求をデータリード
ライト要求より優先させる場合、アービタ２３にデータ
リードライト要求とリフレッシュ要求が同時に入ってく
るとアービタ２３がリフレッシュ制御信号を選択する。
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭ全てにリフレッシュ制
御信号が出力され、４つのＤＲＡＭのリフレッシュが同
時に行われる。また、リフレッシュ要求をデータリード
ライト要求より優先させる場合、アービタ２３にデータ
リードライト要求とリフレッシュ要求が同時に入ってく
るとアービタ２３がリフレッシュ制御信号を選択する。
【０００５】するとアービタ２３から、リフレッシュジ
ェネレータ２５へ、リフレッシュ許可信号が出力され
る。リフレッシュジェネレータ２５からＤＲＡＭ２６
ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、ＤＲＡＭ２６ｄ
の４つのＤＲＡＭ全てにリフレッシュ制御信号が出力さ
れ、４つのＤＲＡＭのリフレッシュが同時に行われる。
リフレッシュサイクルが終了次第データリードライトサ
イクルにはいる。アービタ２３からリードライトコント
ローラ２４に対してデータリードライト許可信号が出力
される。
ェネレータ２５へ、リフレッシュ許可信号が出力され
る。リフレッシュジェネレータ２５からＤＲＡＭ２６
ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、ＤＲＡＭ２６ｄ
の４つのＤＲＡＭ全てにリフレッシュ制御信号が出力さ
れ、４つのＤＲＡＭのリフレッシュが同時に行われる。
リフレッシュサイクルが終了次第データリードライトサ
イクルにはいる。アービタ２３からリードライトコント
ローラ２４に対してデータリードライト許可信号が出力
される。
【０００６】この後、リードライトコントローラ２４か
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭのうちどれか１つへ、
データリードライト制御信号が出力される。リフレッシ
ュは通常１５μsec に１度行われる。
らＤＲＡＭ２６ａ、ＤＲＡＭ２６ｂ、ＤＲＡＭ２６ｃ、
ＤＲＡＭ２６ｄの４つのＤＲＡＭのうちどれか１つへ、
データリードライト制御信号が出力される。リフレッシ
ュは通常１５μsec に１度行われる。
【０００７】
【発明が解決しようとする課題】しかし、従来のリフレ
ッシュ方法によると複数のＤＲＡＭに同時にリフレッシ
ュを行うため、それぞれのＤＲＡＭに同時に同じ量の電
流が流れる。Ｘ個のＤＲＡＭを用いた場合１つのＤＲＡ
Ｍに流れる電流をＸ倍した量の電流が同時に流れること
になる。この大きな電流により、ノイズが発生しやすく
なり、データ化けという誤動作の原因になるという問題
があった。
ッシュ方法によると複数のＤＲＡＭに同時にリフレッシ
ュを行うため、それぞれのＤＲＡＭに同時に同じ量の電
流が流れる。Ｘ個のＤＲＡＭを用いた場合１つのＤＲＡ
Ｍに流れる電流をＸ倍した量の電流が同時に流れること
になる。この大きな電流により、ノイズが発生しやすく
なり、データ化けという誤動作の原因になるという問題
があった。
【０００８】
【課題を解決するための手段】従来の課題を解決するた
めに、本発明では複数のＤＲＡＭのリフレッシュをある
時間毎にずらして行うことと、各ＤＲＡＭ毎に別々にデ
ータリード及びデータライトとリフレッシュのアービト
レーションを行うこととした。
めに、本発明では複数のＤＲＡＭのリフレッシュをある
時間毎にずらして行うことと、各ＤＲＡＭ毎に別々にデ
ータリード及びデータライトとリフレッシュのアービト
レーションを行うこととした。
【０００９】
【作用】上記のような方法でＤＲＡＭのリフレッシュを
行うと、１度に全てのＤＲＡＭのリフレッシュを行った
ときのような大きな電流が流れることはなく、データ化
のような誤動作のおそれは少ない。また、各ＤＲＡＭ毎
にデータのリードおよびデータのライトとリフレッシュ
とのアービトレーションを行っているので、あるＤＲＡ
Ｍのリフレッシュを行っているときにはそのＤＲＡＭの
みデータのリードまたはライトができなくなるだけでリ
フレッシュの行われていない他のＤＲＡＭのデータのリ
ードまたはライトは行うことができ、ＤＲＡＭのリフレ
ッシュの分割のためにデータのリードまたはライトの能
力低下は少ない。
行うと、１度に全てのＤＲＡＭのリフレッシュを行った
ときのような大きな電流が流れることはなく、データ化
のような誤動作のおそれは少ない。また、各ＤＲＡＭ毎
にデータのリードおよびデータのライトとリフレッシュ
とのアービトレーションを行っているので、あるＤＲＡ
Ｍのリフレッシュを行っているときにはそのＤＲＡＭの
みデータのリードまたはライトができなくなるだけでリ
フレッシュの行われていない他のＤＲＡＭのデータのリ
ードまたはライトは行うことができ、ＤＲＡＭのリフレ
ッシュの分割のためにデータのリードまたはライトの能
力低下は少ない。
【００１０】
【実施例】以下に、本発明の実施例を図面に従って説明
する。図１は、本発明の一実施例の回路のブロック図で
ある。この実施例は、ＤＲＡＭのデータのリード、ライ
トとリフレッシュのアービトレーションにおいてリフレ
ッシュを優先とした場合である。また、ＤＲＡＭの数は
４個とした。
する。図１は、本発明の一実施例の回路のブロック図で
ある。この実施例は、ＤＲＡＭのデータのリード、ライ
トとリフレッシュのアービトレーションにおいてリフレ
ッシュを優先とした場合である。また、ＤＲＡＭの数は
４個とした。
【００１１】図１においてリフレッシュクロック１１は
４μsec に１度カウンタ１３にカウントアップ要求信号
を送る。この実施例ではＤＲＡＭの数が４つなのでカウ
ンタ１３は２ビットカウンタとする。カウントアップ要
求信号を受けたカウンタ１３はカウントアップする。
４μsec に１度カウンタ１３にカウントアップ要求信号
を送る。この実施例ではＤＲＡＭの数が４つなのでカウ
ンタ１３は２ビットカウンタとする。カウントアップ要
求信号を受けたカウンタ１３はカウントアップする。
【００１２】つまり、カウンタ１３は４μsec に１度カ
ウントアップする。カウンタ１３からアービタ１４に対
してリフレッシュＤＲＡＭ選択信号２が送られる。リフ
レッシュＤＲＡＭ選択信号２は２ビットのデータであ
り、アービタ１４はリフレッシュＤＲＡＭ選択信号２が
００のときはＤＲＡＭ１７ａ、０１のときにはＤＲＡＭ
１７ｂ、１０のときにはＤＲＡＭ１７ｃ、１１のときに
はＤＲＡＭ１７ｄを選択する。リフレッシュクロック１
１からアービタ１４に対してリフレッシュ要求信号４が
同時に発生する。
ウントアップする。カウンタ１３からアービタ１４に対
してリフレッシュＤＲＡＭ選択信号２が送られる。リフ
レッシュＤＲＡＭ選択信号２は２ビットのデータであ
り、アービタ１４はリフレッシュＤＲＡＭ選択信号２が
００のときはＤＲＡＭ１７ａ、０１のときにはＤＲＡＭ
１７ｂ、１０のときにはＤＲＡＭ１７ｃ、１１のときに
はＤＲＡＭ１７ｄを選択する。リフレッシュクロック１
１からアービタ１４に対してリフレッシュ要求信号４が
同時に発生する。
【００１３】アービタ１４はリフレッシュ要求信号４に
よってリフレッシュの要求があることを認識してリフレ
ッシュＤＲＡＭ選択信号２の内容によってどのＤＲＡＭ
が選択されているかを把握する。アービタ１４はリフレ
ッシュ許可信号３をリフレッシュジェネレータ１６に送
る。リフレッシュジェネレータ１６はＤＲＡＭ選択信号
２によって選択されたＤＲＡＭへリフレッシュ命令信号
を送り、リフレッシュサイクルに入る。
よってリフレッシュの要求があることを認識してリフレ
ッシュＤＲＡＭ選択信号２の内容によってどのＤＲＡＭ
が選択されているかを把握する。アービタ１４はリフレ
ッシュ許可信号３をリフレッシュジェネレータ１６に送
る。リフレッシュジェネレータ１６はＤＲＡＭ選択信号
２によって選択されたＤＲＡＭへリフレッシュ命令信号
を送り、リフレッシュサイクルに入る。
【００１４】次に、データリード・ライトの場合を説明
する。ＣＰＵ１２からデータリード・ライト要求信号５
がアービタ１４に対して送られる。同時にＣＰＵ１２か
らアービタ１４に対してリードライトＤＲＡＭ選択信号
１が送られる。リードライトＤＲＡＭ選択信号１は２ビ
ットのデータであり、アービタ１４はリードライトＤＲ
ＡＭ選択信号１が００のときはＤＲＡＭ１７ａ、０１の
ときにはＤＲＡＭ１７ｂ、１０のときにはＤＲＡＭ１７
ｃ、１１のときにはＤＲＡＭ１７ｄを選択する。
する。ＣＰＵ１２からデータリード・ライト要求信号５
がアービタ１４に対して送られる。同時にＣＰＵ１２か
らアービタ１４に対してリードライトＤＲＡＭ選択信号
１が送られる。リードライトＤＲＡＭ選択信号１は２ビ
ットのデータであり、アービタ１４はリードライトＤＲ
ＡＭ選択信号１が００のときはＤＲＡＭ１７ａ、０１の
ときにはＤＲＡＭ１７ｂ、１０のときにはＤＲＡＭ１７
ｃ、１１のときにはＤＲＡＭ１７ｄを選択する。
【００１５】アービタ１４はデータリード・ライト要求
信号５によってデータのリードまたはデータのライトの
要求があることを認識して、リードライトＤＲＡＭ選択
信号１の内容によってどのＤＲＡＭが選択されているか
を把握する。アービタ１４はデータリードライト許可信
号６をリードライトコントローラに送る。リードライト
コントローラは選択されたＤＲＡＭへデータリード信号
またはデータライト信号を送り、データリードサイクル
またはデータライトサイクルに入る。
信号５によってデータのリードまたはデータのライトの
要求があることを認識して、リードライトＤＲＡＭ選択
信号１の内容によってどのＤＲＡＭが選択されているか
を把握する。アービタ１４はデータリードライト許可信
号６をリードライトコントローラに送る。リードライト
コントローラは選択されたＤＲＡＭへデータリード信号
またはデータライト信号を送り、データリードサイクル
またはデータライトサイクルに入る。
【００１６】以下、リフレッシュ要求とデータリードラ
イト要求が同時に起きた場合のアービトレーションにつ
いて、図１および図３に基づいて説明する。上記のよう
に構成されたＤＲＡＭリフレッシュ回路において、アー
ビタ１４にリフレッシュ要求信号４と、データリードラ
イト要求信号５が同時に入力されたときは、アービタ１
４はリフレッシュＤＲＡＭ選択信号２とリードライトＤ
ＲＡＭ選択信号１を比較して（Ｓ１）別々のＤＲＡＭを
選択している場合はそれぞれのＤＲＡＭのリフレッシュ
サイクル、データリードサイクルに入る（Ｓ２）。
イト要求が同時に起きた場合のアービトレーションにつ
いて、図１および図３に基づいて説明する。上記のよう
に構成されたＤＲＡＭリフレッシュ回路において、アー
ビタ１４にリフレッシュ要求信号４と、データリードラ
イト要求信号５が同時に入力されたときは、アービタ１
４はリフレッシュＤＲＡＭ選択信号２とリードライトＤ
ＲＡＭ選択信号１を比較して（Ｓ１）別々のＤＲＡＭを
選択している場合はそれぞれのＤＲＡＭのリフレッシュ
サイクル、データリードサイクルに入る（Ｓ２）。
【００１７】同時にアービタ１４にリフレッシュ要求信
号４とデータリードライト要求信号５が入力されて、ア
ービタ１４がリフレッシュＤＲＡＭ選択信号２とリード
ライトＤＲＡＭ選択信号１を比較して（Ｓ１）同じＤＲ
ＡＭを選択していると判断した場合はアービトレーショ
ンを行う。この実施例ではリフレッシュが優先になって
いるのでリフレッシュサイクルに入る（Ｓ４）。データ
リードライト要求はアービタで保持されリフレッシュサ
イクル終了後にデータリードライトサイクルにはいる
（Ｓ８）。
号４とデータリードライト要求信号５が入力されて、ア
ービタ１４がリフレッシュＤＲＡＭ選択信号２とリード
ライトＤＲＡＭ選択信号１を比較して（Ｓ１）同じＤＲ
ＡＭを選択していると判断した場合はアービトレーショ
ンを行う。この実施例ではリフレッシュが優先になって
いるのでリフレッシュサイクルに入る（Ｓ４）。データ
リードライト要求はアービタで保持されリフレッシュサ
イクル終了後にデータリードライトサイクルにはいる
（Ｓ８）。
【００１８】この実施例ではデータリードライトサイク
ルに入ってから、そのサイクルで選択されているＤＲＡ
Ｍへのリフレッシュ要求信号４がアービタ１４に入った
場合リフレッシュ要求は待たされてデータリードライト
サイクル終了後リフレッシュサイクルに入る。
ルに入ってから、そのサイクルで選択されているＤＲＡ
Ｍへのリフレッシュ要求信号４がアービタ１４に入った
場合リフレッシュ要求は待たされてデータリードライト
サイクル終了後リフレッシュサイクルに入る。
【００１９】なお、上記の実施例ではデータリードライ
トサイクルとリフレッシュサイクルのアービトレーショ
ンにおいてリフレッシュサイクルを優先としたが、デー
タリードライトサイクルを優先とした場合、同じＤＲＡ
Ｍのデータリードライト要求とリフレッシュ要求が同時
にアービタに入力されたときにはデータリードライトサ
イクルに入り（Ｓ５）、リフレッシュサイクルにはデー
タリードライトサイクルが終了した直後に入る（Ｓ９）
というようになるが効果は前述の実施例と変わるところ
がない。
トサイクルとリフレッシュサイクルのアービトレーショ
ンにおいてリフレッシュサイクルを優先としたが、デー
タリードライトサイクルを優先とした場合、同じＤＲＡ
Ｍのデータリードライト要求とリフレッシュ要求が同時
にアービタに入力されたときにはデータリードライトサ
イクルに入り（Ｓ５）、リフレッシュサイクルにはデー
タリードライトサイクルが終了した直後に入る（Ｓ９）
というようになるが効果は前述の実施例と変わるところ
がない。
【００２０】またデータリードライトサイクルとリフレ
ッシュサイクルのアービトレーションにおいてデータリ
ードライトサイクルを優先として同じＤＲＡＭのデータ
リードライト要求とリフレッシュ要求が同時にアービタ
に入力された場合にはデータリードサイクルに入る。そ
のとき入力されていたリフレッシュ要求は保持されてい
て別のＤＲＡＭのリフレッシュサイクルに先に入り、最
初にリフレッシュが行えなかったＤＲＡＭのリフレッシ
ュサイクルには、データリードライトサイクルが終了し
た直後に入る。そして先にリフレッシュを行ったＤＲＡ
Ｍのリフレッシュは１度飛ばして次のＤＲＡＭのリフレ
ッシュから行いまた順番にリフレッシュが行われるよう
にする。
ッシュサイクルのアービトレーションにおいてデータリ
ードライトサイクルを優先として同じＤＲＡＭのデータ
リードライト要求とリフレッシュ要求が同時にアービタ
に入力された場合にはデータリードサイクルに入る。そ
のとき入力されていたリフレッシュ要求は保持されてい
て別のＤＲＡＭのリフレッシュサイクルに先に入り、最
初にリフレッシュが行えなかったＤＲＡＭのリフレッシ
ュサイクルには、データリードライトサイクルが終了し
た直後に入る。そして先にリフレッシュを行ったＤＲＡ
Ｍのリフレッシュは１度飛ばして次のＤＲＡＭのリフレ
ッシュから行いまた順番にリフレッシュが行われるよう
にする。
【００２１】このようにリフレッシュの順番を臨機応変
に変える回路をつけ加えるとデータのリードライトの能
力低下をより妨げ作用及び効果も向上する。それに前述
の実施例ではＤＲＡＭを４つ用いた場合を示したが、Ｄ
ＲＡＭの数が増えてもリフレッシュクロックの周期を変
えるだけで同じ方法を用いることができる。
に変える回路をつけ加えるとデータのリードライトの能
力低下をより妨げ作用及び効果も向上する。それに前述
の実施例ではＤＲＡＭを４つ用いた場合を示したが、Ｄ
ＲＡＭの数が増えてもリフレッシュクロックの周期を変
えるだけで同じ方法を用いることができる。
【００２２】
【発明の効果】以上のように、本発明によれば複数のＤ
ＲＡＭにおいて各々別々にリフレッシュを行うので、全
てのＤＲＡＭのリフレッシュを同時に行ったときに流れ
るような大きな電流が流れることもなく、それに伴うデ
ータ化け等の誤動作を起こしにくくなる。
ＲＡＭにおいて各々別々にリフレッシュを行うので、全
てのＤＲＡＭのリフレッシュを同時に行ったときに流れ
るような大きな電流が流れることもなく、それに伴うデ
ータ化け等の誤動作を起こしにくくなる。
【００２３】また、前記ＤＲＡＭのリフレッシュとデー
タのリードまたはライトのアービトレーションをリフレ
ッシュと同じようにそれぞれのＤＲＡＭによって行うよ
うにするので、データのリードおよびライトの処理能力
低下を妨げるというような効果がある。
タのリードまたはライトのアービトレーションをリフレ
ッシュと同じようにそれぞれのＤＲＡＭによって行うよ
うにするので、データのリードおよびライトの処理能力
低下を妨げるというような効果がある。
【図１】本発明のＤＲＡＭリフレッシュ回路の一実施例
を示したブロック図である。
を示したブロック図である。
【図２】従来のＤＲＡＭリフレッシュ回路の一実施例を
示したブロック図である。
示したブロック図である。
【図３】本発明のＤＲＡＭリフレッシュ方法の手順を示
すフローチャートである。
すフローチャートである。
11、22 リフレッシュクロック 12、21 ＣＰＵ 13 カウンタ 14、23 アービタ 15、24 リードライトコントローラ 16、25 リフレッシュジェネレータ 17ａ、17ｂ、17ｃ、17ｄ、26ａ、26ｂ、26ｃ、26ｄ Ｄ
ＲＡＭ
ＲＡＭ
Claims (2)
- 【請求項１】 定期的にリフレッシュ要求信号およびカ
ウントアップ要求信号を発生するリフレッシュクロック
手段と、 前記カウントアップ要求信号を計数し、リフレッシュＤ
ＲＡＭ選択信号を発生するカウンタと、ＣＰＵと、該Ｃ
ＰＵから発生されるデータリードライト要求信号および
リードライトＤＲＡＭ選択信号と、前記リフレッシュ要
求信号および前記リフレッシュＤＲＡＭ選択信号を入力
とし、前記データリードライト要求信号と前記リフレッ
シュ要求信号のアービトレーションを行い、データリー
ドライト許可信号およびリフレッシュ許可信号を出力す
るアービタと、 前記データリードライト許可信号を入力とし、前記リー
ドライトＤＲＡＭ選択信号により選択されたＤＲＡＭに
データリード信号あるいはデータライト信号を出力する
リードライトコントローラと、 前記リフレッシュ許可信号を入力とし、前記リフレッシ
ュＤＲＡＭ選択信号により選択されたＤＲＡＭにリフレ
ッシュ命令信号を出力するリフレッシュジェネレータ
と、から構成されることを特徴とするＤＲＡＭリフレッ
シュ回路。 - 【請求項２】 前記アービタにおいて、前記データリー
ドライト要求信号と前記リフレッシュ要求信号が同時に
入力された場合、 （イ）前記リードライトＤＲＡＭ選択信号と前記リフレ
ッシュＤＲＡＭ選択信号を比較する。 （ロ）前記比較の結果、前記リードライトＤＲＡＭ選択
信号と前記リフレッシュＤＲＡＭ選択信号が不一致のと
きは、前記データリードライト許可信号および前記リフ
レッシュ許可信号を出力する。 （ハ）前記比較の結果、前記リードライトＤＲＡＭ選択
信号と前記リフレッシュＤＲＡＭ選択信号が一致すると
きは、前記データリードライト許可信号あるいは前記リ
フレッシュ許可信号のどちらか一方を出力する。 の手順で処理を行うことを特徴とする請求項１に記載の
ＤＲＡＭリフレッシュ回路におけるリフレッシュ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156877A JPH05347093A (ja) | 1992-06-16 | 1992-06-16 | Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156877A JPH05347093A (ja) | 1992-06-16 | 1992-06-16 | Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347093A true JPH05347093A (ja) | 1993-12-27 |
Family
ID=15637345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156877A Pending JPH05347093A (ja) | 1992-06-16 | 1992-06-16 | Ｄｒａｍのリフレッシュ回路およびリフレッシュ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273355A (ja) * | 1995-03-29 | 1996-10-18 | Kofu Nippon Denki Kk | パワーダウンメモリ制御ユニット |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
-
1992
- 1992-06-16 JP JP4156877A patent/JPH05347093A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273355A (ja) * | 1995-03-29 | 1996-10-18 | Kofu Nippon Denki Kk | パワーダウンメモリ制御ユニット |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| US8072829B2 (en) | 2006-02-23 | 2011-12-06 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
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