JPS6242394A - メモリのリフレツシユ方式 - Google Patents
メモリのリフレツシユ方式Info
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- JPS6242394A JPS6242394A JP60182222A JP18222285A JPS6242394A JP S6242394 A JPS6242394 A JP S6242394A JP 60182222 A JP60182222 A JP 60182222A JP 18222285 A JP18222285 A JP 18222285A JP S6242394 A JPS6242394 A JP S6242394A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
リフレッシュを要するメモリを有効に利用するため、所
定の時間間隔にてリフレッシュ要求を行なうと共に、当
該メモリを使用する装置がらのアクセス要求とリフレッ
シュ要求とが重なったときに原則的にアクセス要求に対
する処理を優先させるようにし、その過程でリフレッシ
ュ要求に対する未処理回数が所定値に達したときにはリ
フレッシュ処理を優先させるようにした。
定の時間間隔にてリフレッシュ要求を行なうと共に、当
該メモリを使用する装置がらのアクセス要求とリフレッ
シュ要求とが重なったときに原則的にアクセス要求に対
する処理を優先させるようにし、その過程でリフレッシ
ュ要求に対する未処理回数が所定値に達したときにはリ
フレッシュ処理を優先させるようにした。
［産業上の利用分野］
本発明はメモリのリフレッシュ方式に関する。
〔従来の伎術］
ダイナミックＲＡＭ （以下、ＤＲＡＭという）では記
憶内容を保持するために所定の時間内に所定の回数のリ
フレッシュ処理が必要である。
憶内容を保持するために所定の時間内に所定の回数のリ
フレッシュ処理が必要である。
例、ｔば、２５６Ｋ ｂｉｔのＤＲＡＭで４ｎ＋ｓの間
に２５６回必要である。そこで従来、所定の時間間隔に
て当該メモリに対するリフレッシュ要求を行なうように
し、当該メモリを使用する装置からのアクセス要求と上
記リフレッシュ要求が重なったときには、ＤＲＡＭの内
容の消失防止を第一に考えて、アクセス要求に対する処
理を待ら状態にして当該リフレッシュ要求に対する処理
を常に優先させるようにしていた。
に２５６回必要である。そこで従来、所定の時間間隔に
て当該メモリに対するリフレッシュ要求を行なうように
し、当該メモリを使用する装置からのアクセス要求と上
記リフレッシュ要求が重なったときには、ＤＲＡＭの内
容の消失防止を第一に考えて、アクセス要求に対する処
理を待ら状態にして当該リフレッシュ要求に対する処理
を常に優先させるようにしていた。
［発明が解決しようとする問題点１
ところで、上記のような従来のメ［りのリフレッシュ方
式では、メモリを有効に利用できず、接続Ｉ１０の転送
レートの低下を金回なくされ、また、例えば当該メモリ
を利用する装置がＤＭＡ（ダイレクトメモリアクセス）
を行なうチャネル装置等では当該待ち時間に対応したパ
ンファザイズを見込まなければならない等の弊害があっ
た。
式では、メモリを有効に利用できず、接続Ｉ１０の転送
レートの低下を金回なくされ、また、例えば当該メモリ
を利用する装置がＤＭＡ（ダイレクトメモリアクセス）
を行なうチャネル装置等では当該待ち時間に対応したパ
ンファザイズを見込まなければならない等の弊害があっ
た。
それは、所定の時間間隔にてリフレッシュ処理を行なう
過程において、実際には当該処理を多少遅らせてもリフ
レッシュ処理時間が僅かであることから、所定時間内に
所定回数（例えば、２５６回／４ｍ５）のリフレッシュ
処理を行なうことが可能であるにもかかわらず、常に所
定の時間間隔にてリフレッシュ処理を行ない、かつ、当
該リフレッシュ処理を優先するようにＬ７ていたからで
ある。
過程において、実際には当該処理を多少遅らせてもリフ
レッシュ処理時間が僅かであることから、所定時間内に
所定回数（例えば、２５６回／４ｍ５）のリフレッシュ
処理を行なうことが可能であるにもかかわらず、常に所
定の時間間隔にてリフレッシュ処理を行ない、かつ、当
該リフレッシュ処理を優先するようにＬ７ていたからで
ある。
そこで、本発明の技術的課題は、所定時間内に所定回数
だけ行なりな番ブればならないというリフレッシュ処理
のレート条件を満足させつつ、当該メモリを使用する装
置の持ち状態を極力少なくすることである。
だけ行なりな番ブればならないというリフレッシュ処理
のレート条件を満足させつつ、当該メモリを使用する装
置の持ち状態を極力少なくすることである。
［問題点を解決するための手段］
上記課題を解決するための手段は、所定の時間間隔にて
メモリに対するリフレッシュ要求を１１なうと共に、当
該メモリを使用する装置からのアクセス要求と上記リフ
レッシュ要求が重なったときにリフレッシュ処理を待ち
状態にしてアクセス要求に対する処理を優先させる一方
、上記の過程で、リフレッシュ要求に対する未処理回数
が所定値に達したときには上記装置からのアクセス要求
に対する処理を待ち状態にしてリフレッシュ処理を優先
させるようにしたものである。
メモリに対するリフレッシュ要求を１１なうと共に、当
該メモリを使用する装置からのアクセス要求と上記リフ
レッシュ要求が重なったときにリフレッシュ処理を待ち
状態にしてアクセス要求に対する処理を優先させる一方
、上記の過程で、リフレッシュ要求に対する未処理回数
が所定値に達したときには上記装置からのアクセス要求
に対する処理を待ち状態にしてリフレッシュ処理を優先
させるようにしたものである。
［発明の実施例］
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係るメモリのリフレッシュ方式の一例
を採用したシステムのブロック図である。
を採用したシステムのブロック図である。
同図において、１０はＤＲＡＭで構成されるシステムス
トレージ（以下、単にＳＳという）、２０は５Ｓ１０に
対するリフレッシュ要求をＵノ御するリフレッシュ制御
回路、各ＩＪＯ乃至Ｕ５は５ｓｉｏに対してＤＭＡを行
なうチャネル装置或いはＣＰＵ等の当該５Ｓ１０を使用
するユニットである。そして、各ユニットＵＯ乃至ＬＪ
５は共通バス６０を介して５Ｓ１０との間でアクセス
要求の転送及びデータの転送を行なうと共に、リフレッ
シュ制御回路２０もまた共通バス６０を介して５Ｓ１０
にリフレッシュ要求を転送するようにしている。
トレージ（以下、単にＳＳという）、２０は５Ｓ１０に
対するリフレッシュ要求をＵノ御するリフレッシュ制御
回路、各ＩＪＯ乃至Ｕ５は５ｓｉｏに対してＤＭＡを行
なうチャネル装置或いはＣＰＵ等の当該５Ｓ１０を使用
するユニットである。そして、各ユニットＵＯ乃至ＬＪ
５は共通バス６０を介して５Ｓ１０との間でアクセス
要求の転送及びデータの転送を行なうと共に、リフレッ
シュ制御回路２０もまた共通バス６０を介して５Ｓ１０
にリフレッシュ要求を転送するようにしている。
上記のシステムでは、各ユニットＵＯ乃至Ｕ５のアクセ
ス処理及びリフレッシュ制御回路２０のリフレッシュ処
理の優先度は ＩＪＯ＞ＬＪｌ ＞ＩＪ２ ＞ （リフレッシュ制御回路２０） 〉Ｕ３：・ｔＪ４Ｕ５ に設定しである。従って、ユニットＵ１はユニットＵＯ
からのアクセス要求信号ＲＥＱＯを、ユニットＵ２はユ
ニットＵＯ及びＵｌからのアクセス要求信号ＲＥＱＯ及
びＲＥＱｌを、リフレッシュ制御２９回路２０はユニッ
トＵＯ乃至Ｕ２からのアクセス要求信号ＲＥＱＯ乃至Ｒ
ＥＱ２を、ユニットＵ３はユニットＵＯ乃至Ｕ２からの
アクセス要求信号ＲＥＱＯ乃至ＲＥＱ２及びリフレッシ
ュ制御回路２０からのリフレッシュ要求信号ＳＰを、ユ
ニットＵ４はユニットＵＯ乃至Ｕ３からのアクセス要求
信号ＲＥＱＯ乃至ＲＥＱ３及びリフレッシュＩＩ ６０
回路２０からのリフレッシュ要求信号ＳＰを、ユニット
Ｕ５はユニットＵＯ乃至Ｕ４からのアクセス要求信号Ｒ
ＥＱＯ乃至ＲＥＱ４及びリフレッシュ制御回路２０から
のリフレッシュ要求信号ＳＰを夫々監視している。そし
て、各ユニットＵ１乃至Ｕ５及びリフレッシュ制御回路
２０は当該監視している要求信号が立ち上がっている場
合には５Ｓ１０に対する要求を待ち状態にするようにな
っている。また、リフレッシュ制御回路２０から各ユニ
ットＵＯ乃至Ｕ５に対してアクセス許可信号ＨＰが出力
されており、このアクセス許可信号ＨＰが立ち下がった
ときに各ユニットＵＯ乃至Ｕ５は当該アクセス要求を持
ち状態にしてＳ＄１０に対するリフレッシュ処理を優先
させるようにしている。
ス処理及びリフレッシュ制御回路２０のリフレッシュ処
理の優先度は ＩＪＯ＞ＬＪｌ ＞ＩＪ２ ＞ （リフレッシュ制御回路２０） 〉Ｕ３：・ｔＪ４Ｕ５ に設定しである。従って、ユニットＵ１はユニットＵＯ
からのアクセス要求信号ＲＥＱＯを、ユニットＵ２はユ
ニットＵＯ及びＵｌからのアクセス要求信号ＲＥＱＯ及
びＲＥＱｌを、リフレッシュ制御２９回路２０はユニッ
トＵＯ乃至Ｕ２からのアクセス要求信号ＲＥＱＯ乃至Ｒ
ＥＱ２を、ユニットＵ３はユニットＵＯ乃至Ｕ２からの
アクセス要求信号ＲＥＱＯ乃至ＲＥＱ２及びリフレッシ
ュ制御回路２０からのリフレッシュ要求信号ＳＰを、ユ
ニットＵ４はユニットＵＯ乃至Ｕ３からのアクセス要求
信号ＲＥＱＯ乃至ＲＥＱ３及びリフレッシュＩＩ ６０
回路２０からのリフレッシュ要求信号ＳＰを、ユニット
Ｕ５はユニットＵＯ乃至Ｕ４からのアクセス要求信号Ｒ
ＥＱＯ乃至ＲＥＱ４及びリフレッシュ制御回路２０から
のリフレッシュ要求信号ＳＰを夫々監視している。そし
て、各ユニットＵ１乃至Ｕ５及びリフレッシュ制御回路
２０は当該監視している要求信号が立ち上がっている場
合には５Ｓ１０に対する要求を待ち状態にするようにな
っている。また、リフレッシュ制御回路２０から各ユニ
ットＵＯ乃至Ｕ５に対してアクセス許可信号ＨＰが出力
されており、このアクセス許可信号ＨＰが立ち下がった
ときに各ユニットＵＯ乃至Ｕ５は当該アクセス要求を持
ち状態にしてＳ＄１０に対するリフレッシュ処理を優先
させるようにしている。
今、５Ｓ１０に対するリフレッシュ処理のレート条件が
２５６回／ ４ｍｓである場合を想定し、リフレッシュ
制御回路２０からは、１５μｓ毎にリフレッシュ要求が
なされるものとする。この場合、リフレッシュ要求を２
５６回行なうと、１５μＳ Ｘ ２５６＝ ３．８４ｍ
５となり、上記レート条件を満足するものである１、そ
して、例えばリフレッシュ処理の侍ら時間が１５μＳ
Ｘ ７−１０５μｓ であるとき、上記処理の時間３．８４１ｎＳと当該待ち
時間１０５μｓを合せても ３．８４ｍ５ ＋ １０５．ｃｚｓ ＝ ３，９４
５ ｍｓ ＜４ｍｓ・・・・・・・・・（１） となり、まだト記し−１〜条件を満足することになる。
２５６回／ ４ｍｓである場合を想定し、リフレッシュ
制御回路２０からは、１５μｓ毎にリフレッシュ要求が
なされるものとする。この場合、リフレッシュ要求を２
５６回行なうと、１５μＳ Ｘ ２５６＝ ３．８４ｍ
５となり、上記レート条件を満足するものである１、そ
して、例えばリフレッシュ処理の侍ら時間が１５μＳ
Ｘ ７−１０５μｓ であるとき、上記処理の時間３．８４１ｎＳと当該待ち
時間１０５μｓを合せても ３．８４ｍ５ ＋ １０５．ｃｚｓ ＝ ３，９４
５ ｍｓ ＜４ｍｓ・・・・・・・・・（１） となり、まだト記し−１〜条件を満足することになる。
そこで、リフレッシ１制御回路２０がらのリフレッシュ
要求に未迅浬回数が７回となった場合にリフレッシュ制
御回路２０がアクセス要求信号トＩＰを立ち下げるよう
にする。
要求に未迅浬回数が７回となった場合にリフレッシュ制
御回路２０がアクセス要求信号トＩＰを立ち下げるよう
にする。
ここで、上記リフレッシュ制御回路２０におけるリフレ
ッシュ要求信号ＳＰ及び上記のようなアクセス制御信号
ＨＰの制御は例えば第２図に示すような回路構成にで実
現される。
ッシュ要求信号ＳＰ及び上記のようなアクセス制御信号
ＨＰの制御は例えば第２図に示すような回路構成にで実
現される。
同図において、２１はイネーブル端子（Ｅ ｎａｂｌｅ
）端子、アップカウント、ダウンカウントの制御端子
（Ｕ ／ Ｄ ）及び同期クロックの入力端子（Ｃ１ｏ
ｃｋ）を有する８進のカウンタであり、その出力がＱＯ
、Ｑｌ 、Ｑ２となっている。そし・ξ、リフレッシュ
要求に同期した１５μＳ周期の信号及びリフレッシュ処
理が実行された場合のリフレッシュサイクル信号がオア
ゲート２２を介【、、てノｊウンタ２１のイネーブル端
子に入力すると共に、上記リフレッシュ信号が同制御喘
子（Ｕ 、／’ Ｄ ）に入力している。即ち、このカ
ウンタ２１はリフレッシュ処理が実行されているときは
ダウンカウンタを構成し、リフレッシュ処理が実行され
ていないときはアップカウンタを構成するようになって
いる。また、このカウンタ２１の出力ビットＱＯ、Ｑｌ
、Ｑ２のオアゲート２３によるオア信号が上記リフレ
ッシュ要求信号ＳＰとして出力される一方、同出力ビッ
トＱＯ、Ｑｌ 、Ｑ２のアンドゲート２４によるアンド
信号さらにそのインバータ２５による反転信号がアクセ
ス許可信号ＨＰとして出力するようになっている。
）端子、アップカウント、ダウンカウントの制御端子
（Ｕ ／ Ｄ ）及び同期クロックの入力端子（Ｃ１ｏ
ｃｋ）を有する８進のカウンタであり、その出力がＱＯ
、Ｑｌ 、Ｑ２となっている。そし・ξ、リフレッシュ
要求に同期した１５μＳ周期の信号及びリフレッシュ処
理が実行された場合のリフレッシュサイクル信号がオア
ゲート２２を介【、、てノｊウンタ２１のイネーブル端
子に入力すると共に、上記リフレッシュ信号が同制御喘
子（Ｕ 、／’ Ｄ ）に入力している。即ち、このカ
ウンタ２１はリフレッシュ処理が実行されているときは
ダウンカウンタを構成し、リフレッシュ処理が実行され
ていないときはアップカウンタを構成するようになって
いる。また、このカウンタ２１の出力ビットＱＯ、Ｑｌ
、Ｑ２のオアゲート２３によるオア信号が上記リフレ
ッシュ要求信号ＳＰとして出力される一方、同出力ビッ
トＱＯ、Ｑｌ 、Ｑ２のアンドゲート２４によるアンド
信号さらにそのインバータ２５による反転信号がアクセ
ス許可信号ＨＰとして出力するようになっている。
次に、第３図及び第４図に示すタイミングチャートに従
って作動を説明する。
って作動を説明する。
第３図において、リフレッシュ制御回路２０からのリフ
レッシュ要求に同期して出力される１５μＳ周期の信号
が立ち上る毎にカウンタ２１がクロックをアップカウン
トすると共に、当該リフレッシュ要求に対する処理が実
行されてリフレッシュサイクル信号が立ち上る毎に当該
カウンタ２１はクロックをダウンカウントする。
レッシュ要求に同期して出力される１５μＳ周期の信号
が立ち上る毎にカウンタ２１がクロックをアップカウン
トすると共に、当該リフレッシュ要求に対する処理が実
行されてリフレッシュサイクル信号が立ち上る毎に当該
カウンタ２１はクロックをダウンカウントする。
ユニットＵＯ乃至Ｕ２からのアクセス要求とリフレッシ
ュ制御回路２０からのリフレッシュ要求が重ならない限
り、カウンタ２１は上記作動を繰り返すことになり、ピ
ッ１〜出力ＱＯだけが１５μＳ周期信号が立ち上ってい
るときに立ち上がり、リフレッシュサイクル信号が立ち
上がっているとぎに立ち下がる作動を繰り返す。このと
き、リフレッシュ要求信号ＳＰは当該ビット出力ＱＯ同
期したものとなる。
ュ制御回路２０からのリフレッシュ要求が重ならない限
り、カウンタ２１は上記作動を繰り返すことになり、ピ
ッ１〜出力ＱＯだけが１５μＳ周期信号が立ち上ってい
るときに立ち上がり、リフレッシュサイクル信号が立ち
上がっているとぎに立ち下がる作動を繰り返す。このと
き、リフレッシュ要求信号ＳＰは当該ビット出力ＱＯ同
期したものとなる。
ここで、例えば第３図の時刻で１乃至ｔ５の間でユニッ
トＵＯ乃至Ｕ２のいずれかが５８１０に対するアクセス
要求を発している状態となり、当該アクセス要求信号Ｒ
ＥＱＯ乃至ＲＥＱ２のいずれかが立ち上がっている状態
を想定する。この場合、リフレッシュυ制御回路２０か
らのリフレッシュ要求に対する処理が侍も状態となるた
め、当該ｔｌ乃至ｔ５の間でリフレッシュサイクル信号
が立ち上がらず、カウンタ２１は時刻ｔ２から１５μＳ
周期信号の立ち上がるｉｌｉ％ｌｌ ｔ３ 、 ｔ４
で夫々カウントアツプし、当該時刻ｔ４の時点でカウン
ト値は’３”（ＱＯ−１，０１−１，Ｕ２ ＝Ｏ）とな
る（リフレッシュ要求に対する未処理数パ３“′）。そ
の後、時刻ｔ５で上記アクセス要求信号ＲＥＱＯ乃至Ｒ
ＥＱ２の全てが立ち下がると、時刻ｔ２からリフレッシ
ュ要求信号を立ち上げているリフレッシュ制御回路２０
は上記リフレッシュ要求に対して未処理となった回数Ｉ
Ｉ ３１１だけリフレッシュ処理を連続して行なう。す
ると、カウンタ２１が順次カウントダウンし、３回目の
処理が行なわれる時刻ＩＧで当該カウント値がＯ゛′と
なり、同時にリフレッシュ要求信号が立ち下がる。以後
、ユニットＵＯ乃至Ｕ２からのアクセス要求がなければ
、前述したように１５μｓ毎にリフレッシュ処理が行な
われる。
トＵＯ乃至Ｕ２のいずれかが５８１０に対するアクセス
要求を発している状態となり、当該アクセス要求信号Ｒ
ＥＱＯ乃至ＲＥＱ２のいずれかが立ち上がっている状態
を想定する。この場合、リフレッシュυ制御回路２０か
らのリフレッシュ要求に対する処理が侍も状態となるた
め、当該ｔｌ乃至ｔ５の間でリフレッシュサイクル信号
が立ち上がらず、カウンタ２１は時刻ｔ２から１５μＳ
周期信号の立ち上がるｉｌｉ％ｌｌ ｔ３ 、 ｔ４
で夫々カウントアツプし、当該時刻ｔ４の時点でカウン
ト値は’３”（ＱＯ−１，０１−１，Ｕ２ ＝Ｏ）とな
る（リフレッシュ要求に対する未処理数パ３“′）。そ
の後、時刻ｔ５で上記アクセス要求信号ＲＥＱＯ乃至Ｒ
ＥＱ２の全てが立ち下がると、時刻ｔ２からリフレッシ
ュ要求信号を立ち上げているリフレッシュ制御回路２０
は上記リフレッシュ要求に対して未処理となった回数Ｉ
Ｉ ３１１だけリフレッシュ処理を連続して行なう。す
ると、カウンタ２１が順次カウントダウンし、３回目の
処理が行なわれる時刻ＩＧで当該カウント値がＯ゛′と
なり、同時にリフレッシュ要求信号が立ち下がる。以後
、ユニットＵＯ乃至Ｕ２からのアクセス要求がなければ
、前述したように１５μｓ毎にリフレッシュ処理が行な
われる。
第４図において、例えば、時刻ｔ１からユニットＵＯ乃
至Ｕ２がいずれかのアクセス要求を発している状態が継
続すると、時刻ｔ２からリフレッシュ制御回路２０から
のリフレッシュ要求に対する処理が侍ら状態となり、上
記と同様にカウンタ２１が１５μｓ毎にカウントアツプ
されていく。そして、当該リフレッシュ要求に対する未
処理回数が時刻ｔ３において７回となって、カウンタ２
１のカウント（直が７″になると（ＱＯ＝１．０１−１
．０２ ＝１ ） 、アクセス許可信号ＨＰが立ら下が
り、そのとき例えばアクセス要求信号ＲＥＱＯ乃至ＲＥ
Ｑ２の切換えが行なわれると、ユニットＵＯ乃至Ｕ２か
らの当該新たなアクセス要求に対する処理が持ち状態と
なって、５ｓｉｏのリフレッシュ処理が優先される。こ
のリフレッシュ処理が実行されてリフレッシュサイクル
信号が立ち上がり、時刻℃４にてカウンタ２１がカウン
トダウンされると、再びアクセス許可信号ＨＰが立ち上
がり、上記のように待ち状態となったアクセス処理が優
先して行なわれる。そして、まだユニットＵＯ乃至Ｕ２
のいずれかからのアクセス要求が継続している状態で、
次のリフレッシュ要求が発せられると（時刻ｔ５）、こ
のリフレッシュ要求に対する処理が待ち状態となってカ
ウンタ２１のカウント値が７”となり、アクセス許可信
＠ＨＰが立ち下がる。すると、上記と同様に５Ｓ１０に
対するリフレッシュ処理が優先される。
至Ｕ２がいずれかのアクセス要求を発している状態が継
続すると、時刻ｔ２からリフレッシュ制御回路２０から
のリフレッシュ要求に対する処理が侍ら状態となり、上
記と同様にカウンタ２１が１５μｓ毎にカウントアツプ
されていく。そして、当該リフレッシュ要求に対する未
処理回数が時刻ｔ３において７回となって、カウンタ２
１のカウント（直が７″になると（ＱＯ＝１．０１−１
．０２ ＝１ ） 、アクセス許可信号ＨＰが立ら下が
り、そのとき例えばアクセス要求信号ＲＥＱＯ乃至ＲＥ
Ｑ２の切換えが行なわれると、ユニットＵＯ乃至Ｕ２か
らの当該新たなアクセス要求に対する処理が持ち状態と
なって、５ｓｉｏのリフレッシュ処理が優先される。こ
のリフレッシュ処理が実行されてリフレッシュサイクル
信号が立ち上がり、時刻℃４にてカウンタ２１がカウン
トダウンされると、再びアクセス許可信号ＨＰが立ち上
がり、上記のように待ち状態となったアクセス処理が優
先して行なわれる。そして、まだユニットＵＯ乃至Ｕ２
のいずれかからのアクセス要求が継続している状態で、
次のリフレッシュ要求が発せられると（時刻ｔ５）、こ
のリフレッシュ要求に対する処理が待ち状態となってカ
ウンタ２１のカウント値が７”となり、アクセス許可信
＠ＨＰが立ち下がる。すると、上記と同様に５Ｓ１０に
対するリフレッシュ処理が優先される。
このようなユニットＵＯ乃至Ｕ２のいずれかのアクセス
要求が継続している状態が以後も同様に継続するならば
（＠悪な状態）、カウンタ２１のカウンｌ〜値が“７″
なると、リフレッシュ処理が優先して行なわれ、それに
よってカウンタ２１のカウント（直が６″になると、ア
クセス要求が優先されて、次のアクセス要求の時期にま
たカウンタ２１のカウント値が７°′になという動作が
順次繰り返されるようになる。
要求が継続している状態が以後も同様に継続するならば
（＠悪な状態）、カウンタ２１のカウンｌ〜値が“７″
なると、リフレッシュ処理が優先して行なわれ、それに
よってカウンタ２１のカウント（直が６″になると、ア
クセス要求が優先されて、次のアクセス要求の時期にま
たカウンタ２１のカウント値が７°′になという動作が
順次繰り返されるようになる。
即ち、上記のような最悪の状態でも、リフレッシュ要求
に対する未処理回数が” ７ ”になると、以後、リフ
レッシュ要求の周期１５μｓ毎にリフレッシュ処理が行
なわれるようになり、前）ホした ３、８４ｍ５ ＋ １０５μｓ ＝ ３．９７５ｍ
ｓ ＜４ｍｓ・・・・・・・・・ （１） の条件を満足するようになる。
に対する未処理回数が” ７ ”になると、以後、リフ
レッシュ要求の周期１５μｓ毎にリフレッシュ処理が行
なわれるようになり、前）ホした ３、８４ｍ５ ＋ １０５μｓ ＝ ３．９７５ｍ
ｓ ＜４ｍｓ・・・・・・・・・ （１） の条件を満足するようになる。
上記のようにアクセス要求に対する未処理回数が７回に
達した後、ユニットＵＯ乃至Ｕ２全てのアクセス要求信
号ＲＥＱＯ乃至ＲＥＱ２が立ち下がれば、５８１０に対
するリフレッシュ処理は１５μｓの間で第３図の時刻ｔ
４乃至（６に示したように連続的に行なわれる。この場
合は、勿論、上記（１）の条件を満足する。
達した後、ユニットＵＯ乃至Ｕ２全てのアクセス要求信
号ＲＥＱＯ乃至ＲＥＱ２が立ち下がれば、５８１０に対
するリフレッシュ処理は１５μｓの間で第３図の時刻ｔ
４乃至（６に示したように連続的に行なわれる。この場
合は、勿論、上記（１）の条件を満足する。
尚、ユニットＵ３乃至Ｕ５からのアクセス要求に対する
処理は、ユニットＵＯ乃至Ｕ２からのアクセス要求信号
ＲＥＱＯ乃至ＲＥＱ２及びリフレッシ制御回路２０から
のリフレッシュ要求信号ＳＰが共に立ち下がっている場
合に行なわれる。そして、その処理は、ユニットＵ３゜
Ｕ４ 、ＵＳの順番で優先的に行なわれる。
処理は、ユニットＵＯ乃至Ｕ２からのアクセス要求信号
ＲＥＱＯ乃至ＲＥＱ２及びリフレッシ制御回路２０から
のリフレッシュ要求信号ＳＰが共に立ち下がっている場
合に行なわれる。そして、その処理は、ユニットＵ３゜
Ｕ４ 、ＵＳの順番で優先的に行なわれる。
第５図は、リフレッシュ処理の回数をカウントするとい
う他のメモリのリフレッシュ方式を実現しているシステ
ムのブロック図である。
う他のメモリのリフレッシュ方式を実現しているシステ
ムのブロック図である。
同図において、３１は第２図に示したようなカウンタ３
１を有するｃｐｕ１５０は内部にしジスタ５１を有する
ＣＰＵであり、ＣＰＵ３０は、ＤＲＡＭで構成された５
Ｓ１０、レジスタ群４０及びＣＰＵ５０内のレジスタ５
１を共通バス６０を介してアクセスできるようになって
イル。また、ＣＰＵ５０は、５ｓｉｏ及ヒレジスタ群４
０共通バス６０を介してアクセス可能となっている。共
通バス６０はアドレス、データ、アクセスモードの転送
に用いられ、アクセスモードは例えば、下表のようにコ
ード化されている。
１を有するｃｐｕ１５０は内部にしジスタ５１を有する
ＣＰＵであり、ＣＰＵ３０は、ＤＲＡＭで構成された５
Ｓ１０、レジスタ群４０及びＣＰＵ５０内のレジスタ５
１を共通バス６０を介してアクセスできるようになって
イル。また、ＣＰＵ５０は、５ｓｉｏ及ヒレジスタ群４
０共通バス６０を介してアクセス可能となっている。共
通バス６０はアドレス、データ、アクセスモードの転送
に用いられ、アクセスモードは例えば、下表のようにコ
ード化されている。
表
ＣＰＵ３０及び５０は共通バス６０によるアドレス、デ
ータ転送時に５Ｓ１０アクセスかレジスタ群アクセスか
の情報をアクセスモードにのせる。５Ｓ１０ではそのア
クセスモードをデコードし、“レジスタ群アクセス゛′
であったならば、リフレッシュを行なう。この場合のリ
フレッシュは、メモリ素子にアドレス情報を必要としな
い「セルフリフレッシュ」又はｒｃＡｓｂｅｆｏｒ Ｒ
Ａ Ｓリフレッシュ」等に限られる。
ータ転送時に５Ｓ１０アクセスかレジスタ群アクセスか
の情報をアクセスモードにのせる。５Ｓ１０ではそのア
クセスモードをデコードし、“レジスタ群アクセス゛′
であったならば、リフレッシュを行なう。この場合のリ
フレッシュは、メモリ素子にアドレス情報を必要としな
い「セルフリフレッシュ」又はｒｃＡｓｂｅｆｏｒ Ｒ
Ａ Ｓリフレッシュ」等に限られる。
ＣＰＵ３０内のカウンタ３１は、当該ＣＰＵ３０及びＣ
ＰＵ５０のレジスタ群アクセス期間中の５ｓｉｏリフレ
ツシユの回数をカウントしており、ＣＰＵ３０がカウン
タ３１のカウント値に基づいて一定期間中に規定のリフ
レッシュ回数に達しないことを判定すると、「強制リフ
レッシュモードＪにして、当該ｃｐｕｉｏ及びＣＰＵ５
０のＳアクセス要求に対する処理を待ち状態にし、当該
所定の回数に達すべり５８１０リフレツシユを行なう。
ＰＵ５０のレジスタ群アクセス期間中の５ｓｉｏリフレ
ツシユの回数をカウントしており、ＣＰＵ３０がカウン
タ３１のカウント値に基づいて一定期間中に規定のリフ
レッシュ回数に達しないことを判定すると、「強制リフ
レッシュモードＪにして、当該ｃｐｕｉｏ及びＣＰＵ５
０のＳアクセス要求に対する処理を待ち状態にし、当該
所定の回数に達すべり５８１０リフレツシユを行なう。
このようなリフレッシュ方式によれば、ＣＰＵ３０．５
０がレジスタ群のアクセス中にＳＳ ・１０のリフレッ
シュを行なってしまうため、上記強制リフレッシュモー
ドによるリフレッシュの場合を除けば、リフレッシュサ
イクルのためにＣＰＵ３０．５０が５Ｓ１０アクセスを
待たなければならない期間をなくすことができ、システ
ムのオーバヘッドを減少させることができる。
０がレジスタ群のアクセス中にＳＳ ・１０のリフレッ
シュを行なってしまうため、上記強制リフレッシュモー
ドによるリフレッシュの場合を除けば、リフレッシュサ
イクルのためにＣＰＵ３０．５０が５Ｓ１０アクセスを
待たなければならない期間をなくすことができ、システ
ムのオーバヘッドを減少させることができる。
［発明の効果コ
以上説明してきたように、本発明によれば、原則的には
メモリを使用する装置のアクセス要求を優先するように
し、その結果、リフレッシュ要求に対する未処理回数が
所定値に達した時には、リフレッシュ処理を優先させる
ようにしたため、所定時間内に所定回数だけ行なわなけ
ればならないというリフレッシュ処理のレート条件を満
足させつつ、当該メモリを使用する装置の待ち状態を少
なくさせることが可能となる。
メモリを使用する装置のアクセス要求を優先するように
し、その結果、リフレッシュ要求に対する未処理回数が
所定値に達した時には、リフレッシュ処理を優先させる
ようにしたため、所定時間内に所定回数だけ行なわなけ
ればならないというリフレッシュ処理のレート条件を満
足させつつ、当該メモリを使用する装置の待ち状態を少
なくさせることが可能となる。
従って、当該メモリを有効に利用することができるよう
になる。
になる。
第１図は本発明に係るメモリのリフレッシュ方式の一例
を採用したシステムのブロック図、第２図はリフレッシ
ュ制御回路の一構成部を示す回路図、第３図及び第４図
は作動を示づタイミングチャート、第５図はリフレッシ
ュの回数をカウントするという他のリフレッシュ方式を
採用したシステムのブロック図である。 １０・・・システムストレージ（ＳＳ）２０・・・リフ
レッシュ制御回路 ２１・・・カウンタ ２２．２３・・・オアゲート ２４・・・アンドゲート ２５・・・イ、ンバータ ６０・・・共通バス 特許出願人 富士通株式会社 リフレソ〉ユψｊ臂回降ｎ−Ｊル戚ｉ％ｈネ１回鯵図第
２図 第Ｓ図
を採用したシステムのブロック図、第２図はリフレッシ
ュ制御回路の一構成部を示す回路図、第３図及び第４図
は作動を示づタイミングチャート、第５図はリフレッシ
ュの回数をカウントするという他のリフレッシュ方式を
採用したシステムのブロック図である。 １０・・・システムストレージ（ＳＳ）２０・・・リフ
レッシュ制御回路 ２１・・・カウンタ ２２．２３・・・オアゲート ２４・・・アンドゲート ２５・・・イ、ンバータ ６０・・・共通バス 特許出願人 富士通株式会社 リフレソ〉ユψｊ臂回降ｎ−Ｊル戚ｉ％ｈネ１回鯵図第
２図 第Ｓ図
Claims (1)
- 【特許請求の範囲】 所定の時間間隔にてメモリに対するリフレッシュ要求を
行なうと共に、 当該メモリを使用する装置からのアクセス要求と上記リ
フレッシュ要求が重なつたときにリフレッシュ処理を持
ち状態にしてアクセス要求に対する処理を優先させる一
方、 上記の過程で、リフレッシュ要求に対する未処理回数が
所定値に達したときには上記装置からのアクセス要求に
対する処理を待ち状態にしてリフレッシュ処理を優先さ
せるようにしたことを特徴とするメモリのリフレッシュ
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182222A JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182222A JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242394A true JPS6242394A (ja) | 1987-02-24 |
| JPH0740432B2 JPH0740432B2 (ja) | 1995-05-01 |
Family
ID=16114477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182222A Expired - Fee Related JPH0740432B2 (ja) | 1985-08-20 | 1985-08-20 | メモリのリフレッシュ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740432B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362593A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Ｄｒａｍのリフレッシュ制御装置 |
| JP2008179980A (ja) * | 2007-01-24 | 2008-08-07 | Denso Corp | 車両用ドアロック装置 |
| US9824741B2 (en) | 2013-03-14 | 2017-11-21 | Panasonic Intellectual Property Managment Co., Ltd. | Refresh control device, wireless receiver, and semiconductor integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49132943A (ja) * | 1973-04-25 | 1974-12-20 | ||
| JPS56145587A (en) * | 1980-04-14 | 1981-11-12 | Toshiba Corp | Selective control circuit of dynamic memory |
| JPS57123592A (en) * | 1981-01-26 | 1982-08-02 | Nec Corp | Accepting device for storage access |
| JPS5845692A (ja) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | リフレツシユ要求制御方式 |
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
-
1985
- 1985-08-20 JP JP60182222A patent/JPH0740432B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49132943A (ja) * | 1973-04-25 | 1974-12-20 | ||
| JPS56145587A (en) * | 1980-04-14 | 1981-11-12 | Toshiba Corp | Selective control circuit of dynamic memory |
| JPS57123592A (en) * | 1981-01-26 | 1982-08-02 | Nec Corp | Accepting device for storage access |
| JPS5845692A (ja) * | 1981-09-07 | 1983-03-16 | Hitachi Ltd | リフレツシユ要求制御方式 |
| JPS5919293A (ja) * | 1982-07-21 | 1984-01-31 | Hitachi Ltd | メモリ装置のリフレツシユ制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362593A (ja) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Ｄｒａｍのリフレッシュ制御装置 |
| JP2008179980A (ja) * | 2007-01-24 | 2008-08-07 | Denso Corp | 車両用ドアロック装置 |
| US9824741B2 (en) | 2013-03-14 | 2017-11-21 | Panasonic Intellectual Property Managment Co., Ltd. | Refresh control device, wireless receiver, and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740432B2 (ja) | 1995-05-01 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |