JPH025291A

JPH025291A - 半導体メモリ

Info

Publication number: JPH025291A
Application number: JP63151780A
Authority: JP
Inventors: Masahiko Washimi; 鷲見　昌彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-20
Filing date: 1988-06-20
Publication date: 1990-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体メモリに係り、特にアクセス速度を高速
化するための回路に関する。

（従来の技術）半導体メモリ集積回路は、マスクＲＯＭ　（リード争オ
ンリ争メモリ）、スタティックＲＡＭ（ランダム・アク
セス・メモリ）　ダイナミックＲＡＭなどが代表的なも
のである。これらは、ＬＳＩ（大規模集積回路）を代表
する製品として開発が競われており、高速のアクセス速
度が達成されており、たとえばダイナミックＲＡＭでは
１００ナノ秒程度となっている。

しかし、上記メモリを高速処理を必要とする計算機シス
テムなどに使用する場合、システムとしてはメモリのア
クセス速度を必ずしも十分には活用し切ってはいない。

すなわち、たとえばマイクロコンピュータシステムにお
いては、メモリに対するアクセス時間は通例メモリの正
味のアクセス時間の３倍程度となる。これは、信号の各
種の遅延時間に原因があり、動作順序に沿って遅延を列
記すると以下の如くなる。■ＭＰＵ　（マイクロプロセ
ッサ）が出力するアドレスのシステム基準クロックに対
する遅延（通例、約３０ナノ秒）。

■ＭＰＵから出力されたアドレスがバスドライバＬＳＩ
を通してアドレスバスを充電することに伴う遅延（約５
０ナノ秒）。■メモリ内の入力遅延（約１０ナノ秒）。

■メモリの正味のアクセス時間（約８０ナノ秒）。■メ
モリ内の出力遅延（約２０ナノ秒）。■メモリ出力デー
タがバスドライバＬＳＩを通してデータバスを充電する
ことに伴う遅延（約５０ナノ秒）。■アドレスバスから
入力バッファＬＳＩを通してＭＰＵに入力することに伴
う遅延（約２０ナノ秒）。

このように、メモリの正味のアクセス時間に比べて約３
倍のアクセス時間がシステムとしては必要となるので、
メモリの正味のアクセス時間をｔ秒で表わすものとすれ
ば、ＭＰＵとメモリとの間のデータ転送速度は１／３ｔ
ビット／秒となり、必ずしも十分に高速ではない。

（発明が解決しようとする課題）本発明は一上記したようにコンピュータシステムにメモ
リを使用した場合にアクセス速度を十分に活用すること
ができないという問題点を解決すべくなされたもので、
コンピュータシステムに使用した場合に中央処理装置と
の間で見かけ上、メモリの正味のアクセス時間でデータ
転送を行なうことが口Ｉ能になり、高速のアクセス時間
を十分に活用し切ることが可能な半導体メモリを提供す
ることを目的とする。

［発明の構成］（課題を解決するための手段）本発明の半導体メモリは、半導体メモリ回路のデータ出
力線に所定の制御信号の供給によって入力をラッチする
Ｄ型フリップフロップ回路を挿入し、前記半導体メモリ
回路内のアドレスデコーダに与えるアドレスを変化させ
るときに、前回のアドレス変化時に与えられたアドレス
に基いて前記半導体メモリ回路から読出されたデータを
前記り型フリップフロップ回路にラッチさせ、このラッ
チしたデータを次回のアドレス変化時まで保持して外部
へ出力させるようにしてなることを特徴とする。

（作用）上記メモリはメモリアクセス動作をバイブライン的に行
なうことが可能になるので、コンピュータシステムに用
いた場合にＣＰＵとメモリとの間のデータ転送に際して
、見かけ上、メモリの正味のアクセス速度で転送が可能
になり、システム効率が向上し、メモリの高速アクセス
速度を十分に活用し切ることが可能になる。また、メモ
リセルアレイおよびメモリ周辺回路は従来のメモリとの
互換性が高い。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は１チツプ上に形成されたスタティックＲＡＭを
示しており、１はスタティックＲＡＭ回路であって、従
来と同様にアドレスデコーダ２、メモリセルアレイ３、
センスアンプ４などが設けられており、チップセレクト
信号線６、データ入力線７および書込み制御線８からチ
ップセレクト信号Ｃ８１データ入力ＤＩＮおよびライト
イネーブ小信号ＷＥが与えられている。この場合、上記
スタティックＲＡＭ回路１には、入力バヅファや出力バ
ッファは含まれない。何故なら、第１図のスタティック
ＲＡＭは、後述するようにアドレスビットＡ　Ｏ＝　Ａ
　Ｉ６が入力するアドレス入力線９０〜９．６およびデ
ータ出力線１０には、それぞれＤ型フリップフロップ回
路ＦＯ”Ｆ１ａおよびＦ　ＯＵＴが挿入されており、ア
ドレス入力と出力データは直接にはチップ外部回路に接
続されていないので、上記したように入力バッファや出
力バッファを省略することができる。

上記アドレス入力側に挿入されたＤ型フリップフロップ
回路ＦＯ＝ＦＩ６は、制御信号（従来のスタティックＲ
ＡＭとの互換性をできるだけ保つために、たとえば前記
Ｃ８信号が用いられる）が、高レベル（論理レベル“１
＃）から低レベル（論理レベル“０°）に遷移するとき
に限り、外部からのアドレス入力の論理レベルを記憶し
、再び制御信号が上記のように遷移するまでは記憶値を
保持してアドレスデコーダ２に与える。また、データ出
力側に挿入されたＤ型フリップフロップ回路Ｆ　ＯＵＴ
は、上記制御信号が高レベルから低レベルに遷移すると
きにデータ出力の論理レベルを記憶し、再び制御信号が
遷移するまでは出力値を保持する。

次に、上記スタティックＲＡＭにおける動作タイミング
の一例を第２図を参照して説明する。時刻Ｔ。でＣ８信
号が立ち下がると、このときのアドレス入力ＡｏがＤ型
フリップフロップ回路ＦＱ〜Ｆ＋６に保持される。この
保持されたアドレスＡ、に対応してメモリセルアレイ３
から読出されたデータＤｏは、再びＣ８信号が立ち下が
ったとき（時刻ＴりにＤ型フリップフロップ回路Ｆ　Ｏ
ＵＴに保持される。また、このときのアドレス入力Ａ１
は前記り型フリップフロップ回路Ｆｏ〜Ｆ＋６に保持さ
れる。上記り型フリップフロップ回路Ｆ　０ＬＩＴに保
持された出力データは、再びＣ８信号が立ち下がるとき
（時刻Ｔ２）まで出力が可能になっている。°この時刻
Ｔ２には、上記アドレスＡｌに対応して読出されたデー
タＤ１がＤ型フリップフロップ回路Ｆ。ＵＴに保持され
、このときのアドレス入力Ａ２はＤ型フリップフロップ
回路ＦＯ””Ｆ１ａに保持される。

この後、Ｃ３信号が再び立ち下がる時刻Ｔ３までの間に
ＷＥ倍信号立ち上がると、このときのデータ入力Ｄ２が
上記保持されているアドレスＡ２に対応してメモリセル
アレイ３に書込まれる。そして、時刻Ｔ３には、上記ア
ドレスＡ２に対応してメモリセルアレイ３から読出され
たデータＤ２がＤ型フリップフロップ回路ＦＯυ〒に保
持される。

また、この時刻Ｔ３には、このときのアドレス入力Ａ３
がＤ型フリップフロップ回路Ｆｏ−Ｆ、６に保持される
。

なお、上記実施例では、書込み制御に従来のスタティッ
クＲＡＭと同様にＷＥ倍信号用いているが、このＷＥ倍
信号アクティブになった後にＣ８信号がアクティブにな
ったとき（上記例では時刻Ｔ３）に書込みを行なうよう
にしてもよい。但し、この場合には、上記例のデータ入
力Ｄ２を上記時刻Ｔ３まで保持しておく必要がある。

また、上記実施例では、データ入力Ｄ１Ｎを直接にスタ
ティックＲＡＭ回路１に入力しているが、このデータ入
力線にもＤ型フリップフロップ回路を挿入してＣ８信号
の立ち下がりで入力を取込むように制御してもよい。但
し、この場合には、上記例のデータＤ２を時刻Ｔ１とＴ
２との間に与えておく必要がある。

上記スタティックＲＡＭによれば、外部からの新たなア
ドレス入力が与えられるまでは前回のアドレス入力を保
持しておき、この保持したアドレスに対応してメモリセ
ルから読出されたデータを上記新たなアドレス入力が与
えられたときにラッチして次回のアドレス入力が与えら
れるまで保持しておくので、メモリアクセスに対してパ
イプライン動作が可能になっている。

したがって、上記スタティックＲＡＭをコンピュータシ
ステムに用いてＣＰＵとの間でデータ転送を行なう際、
アドレス遅延、データ出力遅延などが上記バイブライン
動作によって見かけ上な（なり、多くの場合にメモリの
正味のアクセス時間Ｃｉ−夕転送を行なうことが可能に
なり、メモリも・・）高速のアクセス速度を十分に活用
し切ることかで）、システム効率も向上する。この場合
、データ転送速度は、オーバーヘッドがないとしたとき
・（ｒ１値１／ｌビット／秒（ｔはメモリの正味のアク
ヒ”、４時間）に近づけることができ、従来のシステム
１、おける１／３ｔビット／秒に比べて大幅に改冴され
る。

ｊ・た、上記システムにおいては、従来のシステｌ′＾
の大部分で使用されていたアドレスラッチ回路、うｉイ
・要になり、システムの使用素子数を低減すつ１゛〜と
が可能になる。また、上記スタティックＨ１゜Ｘ１ｖｌ
は、従来のスタティックＲＡＭとの互換性が高く、１回
のアクセスに対してＣ８信号を２回アクティブにする（
上記例では高レベルから低レベルに変化する）だけで、
従来のスタティックＲＡＭと同等のアクセスを行なうこ
とができる。

ノ２（お、上記スタティックＲＡＭは、従来のスタティ
ックＲＡＭに比べると、回路の付加分はＤ型フリップフ
ロップ回路が高々２０個程度にすぎず、ＭＯＳ）ランジ
スタが２００個程度である。

一方、スタティックＲＡＭには、数十に〜数Ｍ個のＭＯ
Ｓトランジスタが集積されていることを考えると、上記
付加分は素子数で１／１００〜１／１０００以下、面積
でも１／１００以下程度の増加になるのみであり、ＬＳ
Ｉの面積増加や価格上昇には殆ど結びつかない。

なお、上記スタティックＲＡＭは、アドレス入力側およ
びデータ出力側にそれぞれＤ型フリップフロップ回路を
挿入して３段のバイブライン動作を実現しているが、上
記り型フリップフロップ回路の段数の増減により２段ま
たは４段以上のバイブライン動作を実現することも可能
であり、様々の変形、応用が可能である。

第３図は第２の実施例としてマスクＲＯＭ　（読出し専
用メモリ）チップを示しており、ＲＯＭ回路３１のアド
レス入力側にＤ型フリップフロップ回路Ｆｉｎが挿入さ
れ、データ出力側にＤ型フリップフロップ回路Ｆ　ＯＵ
Ｔが挿入されている。３２はアドレス入力の変化時を検
出するアドレス変化検出回路であり、その検出信号を前
記り型フリップフロップ回路ＦｉｎおよびＦｏυ〒にラ
ッチ制御入力として与えている。

上記マスクＲＯＭにおけるアドレス入力とデータ出力と
のタイミング関係を第４図１；示している。すなわち、
アドレス入力がＡ、からＡ１に変化【７たとき、アドレ
ス信号Ａ、がＤ型フリップフロップ回路Ｆｉｎにラッチ
される。次に、アドレぺ入ＪＪがＡ１からＡ２に変化し
たときに、アドレス信号）に対応してＲＯＭ回路３１か
ら読出されたデータＤ、がＤ型フリップフロップ回路ｐ
ｏｕ↑にラッ）される。また、このときアドレス入力Ａ
１がＤ型フリップフロップ回路Ｆｉｎにラッチされる８
１，１１下、同様に、アドレス入力の変化ごとに現ｎ：
のアドレス入力のラッチと前回のアドレス入力に対応す
るデータ出力のラッチが行なわれる。

上記第３図のマスクＲＯＭにおいては、信号線はアドレ
ス入力線３４およびデータ出力線３５のみである。

なお、王記第３図のマスクＲＯＭにおけるアドレス入力
保持用のＤ型フリップフロップ回路Ｆｉｎを省略した場
合、アドレス入力とデータ出力とのタイミング関係は第
５図に示すようになり、第４図に示したタイミングに比
べてアドレス入力とこれに対応するデータ出力との関係
が１サイクル（アドレス変化１回）分近づく。すなわち
、アドレス入力の変化ごとに、現在のアドレス入力に対
応するデータ出力のラッチが行なわれる。

第５図は第３の実施例としてダイナミックＲＡＭチップ
を示しており、ダイナミックＲＡＭ回路６１のデータ出
力線にＯ型フリップフロップ回路Ｆ。ＬＩ丁が挿入され
ている。上記ダイナミックＲＡＭ回路６１には、アドレ
ス信号Ａｏ−Ａ７、データ入力ＤＩ？ｌｓライトイネー
ブル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡＳが与えられており、
Ｄ型フリップフロップ回路Ｆ　ＯＵＴのラッチ制御入力
としてＣＡＳ信号が与えられる。なお、データ出力回路
は、前記ダイナミックＲＡＭ回路６１の内部ではなく、
上記り型フリップフロップ回路Ｆ　ＯＩＪＴの出力側に
設けられるものであり、図示は省略されている。また、
アドレス入力線に前記実施例のようなり型フリップフロ
ップ回路群は挿入されていない。

上記ダイナミックＲＡＭにおける動作タイミングの一例
を第７図に示しており、これは基本的には第２図に示し
たスタティックＲＡＭの動作タイミングと同様である。

但し、ダイナミックＲＡＭにおいては、アドレス入力を
ロウアドレスＲＡとカラムアドレスＣＡとに分けて順次
入力し、これをマルチプレクサによりロウアドレスデコ
ーダ、カラムアドレスデコーダに切換えて供給しており
、１回のアクセスごとにアドレス変化が２回あるので、
ＲＡＳ信号の立ち下がりとＣＡＳ信号の立ち下がりとの
２回分が前記Ｃ８信号の立ち下がりの１回分に対応して
いる。

［発明の効果］上述したように本発明の半導体メモリによれば、メモリ
アクセス動作をパイプライン的に行なうことが可能にな
り、コンピュータシステムに用いた場合にＣＰＵとメモ
リとの間のデータ転送に際して、見かけ上、メモリの正
味のアクセス速度で転送が可能になり、システム効率が
向上し、メモリの高速のアクセス速度を十分に活用し切
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るスタティックＲＡＭ
を示すブロック図、第２図は第１図の動作タイミングの
一例を示す図、第３図は本発明の第２実施例に係るマス
クＲＯＭを示すブロック図、第４図は第３図の動作タイ
ミングの一例を示す図、第５図は第３図のマスクＲＯＭ
の変形例における動作タイミングの一例を示す図、第６
図は本発明の第３実施例に係るダイナミックＲＡＭを示
すブロック図、第７図は第６図の動作タイミングの一例
を示す図である。１・・・スタティックＲＡＭ回路、３１・・・ＲＯＭ回
路、３２・・・アドレス変化検出回路、６１・・・ダイ
ナミックＲＡＭ回路、Ｆｏ　−Ｆ１ｂ＋　Ｆ　ｉｎ　＋
　　Ｆ　０ＬＩＴ・・・Ｄ型フリップフロップ回路、Ｃ
８・・・チップセレクト信号、ＣＡＳ・・・カラムアド
レスストローブ信号。出願人代理人　弁理士　鈴江武彦第１図第２図

Claims

【特許請求の範囲】

（１）半導体メモリ回路のデータ出力線に所定の制御信
号の供給によって入力をラッチするＤ型フリップフロッ
プ回路を挿入し、前記半導体メモリ回路内のアドレスデ
コーダに与えるアドレスを変化させるときに、前回のア
ドレス変化時に与えられたアドレスに基づいて前記半導
体メモリ回路から読出されたデータを前記フリップフロ
ップ回路にラッチさせ、このラッチしたデータを次回の
アドレス変化時まで保持して外部へ出力させるようにし
てなることを特徴とする半導体メモリ。
（２）前記半導体メモリのアドレス入力線にも前記制御
信号の供給によって入力をラッチするＤ型フリップフロ
ップ回路を挿入してなることを特徴とする請求項１記載
の半導体メモリ。
（３）チップセレクト信号線、データ入力線および書込
み制御線を有するスタティックＲＡＭであって、前記チ
ップセレクト信号線のチップセレクト信号入力がアクテ
ィブになるときに前記Ｄ型フリップフロップ回路のラッ
チ制御を行なうことを特徴とする請求項１または請求項
２記載の半導体メモリ。
（４）アドレス入力線のアドレス入力の変化を検出する
アドレス変化検出回路を具備し、このアドレス変化検出
回路の検出信号を前記制御信号として用いることを特徴
とする請求項１または請求項２記載の半導体メモリ。
（５）データ入力線、書込み制御線、ＲＡＳ制御信号線
およびＣＡＳ制御信号線を有するダイナミックＲＡＭで
あって、前記ＣＡＳ制御信号線のＣＡＳ信号入力がアク
ティブになるときに前記Ｄ型フリップフロップ回路のラ
ッチ制御を行なうことを特徴とする請求項１記載の半導
体メモリ。