CN1232266A - 动态随机存取存储器中的译码自动刷新模式 - Google Patents

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Abstract

一种计算机存储器系统中的动态随机存取存储器(DRAMs),即使当处理器试图存取存储器系统时一自动刷新周期正在被处理,也能使该DRAMs易于被存储器存取。定义DECODED AUTOREFRESH模式,该模式仅允许DRAM的某些存储体得到刷新。来自外部DRAM控制器的存储体地址选择需要执行AUTOREFRESH指令的存储体。DRAM控制器电路确保DRAM的每一存储体得到足够多的刷新指令以保持信息。

Description

动态随机存取存储器中的译码自动刷新模式
本发明一般涉及动态随机存取存储器(DRAMs)，特别涉及一种通过存取DRAM的非刷新部分来提高DRAM可用性的技术。
动态随机存取存储器(DRAM)中的存储存储体一般每64毫秒(ms)需刷新一次以保持其中存储的数据。在传统的DRAMs中，一个自动刷新周期完成一行存储地址存储体的刷新。在每个自动刷新周期内，一个内置计数器累加递增来刷新DRAM阵列中的所有行。由电子设备工程联合委员会(JEDEC)在1995年1月通过的标准JC-42.3-94-126,#612项所提出的AUTOREFRESH(自动刷新)指令用于初始化该循环。此指令使循环初始化。为发出这条指令，所有DRAM的存储体(bank)需处于空闲状态，或至少处于一种激活(ACTIVATE)指令为合法的状态(即，未处于省电状态)。因此，在现在的标准下，为保留存储在DRAM中的信息，必须发出AUTOREFRESH指令，例如，每64毫秒发出4092次。由于需要刷新而使DRAM在某段时间内不能被系统使用。例如，上面所说实例的自动刷新周期为15.6微秒(μs)，或每64毫秒有4092个自动刷新周期的字符串。当DRAM在自动刷新周期内正被刷新时，它不能被处理器存取。如果处理器试图在自刷新周期内存取存储器系统，将会发生一个或多个等待状态。这是造成计算机系统性能下降的一个潜在因素，特别是对于较新的高容量存储器芯片。
因此，本发明的一个目的是提供一种技术，在该技术中，即使正处于自动刷新周期，当处理器试图访问存储器系统时，允许计算机存储器系统中的DRAMs便于被处理器访问。
依照本发明，定义一个译码自动刷新模式，它仅使DRAM的某些存储体被刷新。例如，如果存储体1空闲，存储体2和3处在预充电中，存储体0被激活并正执行读操作，AUTOREFRESH指令则只能被传送到存储体1，而其它存储体则继续它们的工作。以几乎与预充电指令(如在JEDEC标准那样)中的编码相同的方式进行译码，在这里A11决定是非译码还是译码地执行刷新。在后一种情况下，来自外部DRAM控制器的存储体地址选择要执行AUTOREFRESH指令的存储体。DRAM控制器电路也确保DRAM的每一个存储体都得到足够的刷新指令以保持信息。
结合附图通过对本发明的一个优选实施例的详细描述，上述和其他目的、方面和优点将更易于理解，其中：
图1是说明传统DRAM的自动刷新周期的框图；
图2是说明根据本发明的译码自动刷新周期的框图；
图3是图2中的多路转换器功能的框图。
参照附图，特别是图1所示的常规的DRAM。图中DRAM包括m=11行地址和n=3个存储体地址。也就是说，此DRAM由8个(23)存储体DRAM构成，每个存储体具有2048行(211)。图中仅示出了存储体0和存储体7，但必须明白有另外6个存储体，即存储体1到存储体6，以及相关的行译码电路。每个存储体的行译码电路被预译码电路和存储体选择电路所驱动。预译码电路处理来自地址缓存器17的地址，存储体选择电路接收一个存储体选择信号BSn，使存储体选择电路将预译码器的输出传送到行译码器。
指令译码器15接收包括：片选(CS)、列地址选通(CAS)、行地址选通(RAS)和写入允许(WE)的指令，所有这些指令对本领域来说是公知技术。另外，指令译码器接收AUTOREFRESH指令。一旦接收到AUTOREFRESH指令，DRAM的指令译码器15发出一条指令，指出芯片正处于RAS(CBR)刷新模式之前的CAS模式。这个指令信号(CBRen)激活刷新地址计数器(RAC)11，将行地址送入内部地址总线，同时清除来自地址缓存器17的输出。
AUTOREFRESH周期通过存储体累加器12在所有存储体中对与RAC11有关的行地址依次执行刷新操作。当所有存储体中的被选择行被刷新后，完成AUTOREFRESH指令周期。这个功能的一个先决条件是DRAM的所有存储体必须被预充电，并在最小的预充电时间内处于空闲。
本发明修改了图1所示的基本结构以支持DECODED AUTOREFRESH(译码自动刷新)周期。这样的DECODE AUTOREFRESH也可用于同步DRAM(SDRAM)。参照图2，如该例所示，刷新地址计数器21是一个11位计数器，这个计数器仅通过行地址而不需参照某一特定存储体来进行循环。存储体地址从地址缓存器27送给指令译码器25，指令译码器25再向合适的存储体发出存储体选择信号(BSn)，激活这个存储体以便进行随后的AUTOREFRESH循环。这要求在AUTOREFRESH模式中的存储体选择必须由外部RAM控制器(未示出)来决定。此外，DRAM的指令译码器25发出一个指令，指出芯片正在执行RAS(CBR)刷新模式之前的CAS指令。同样的指令信号(CBRen)必须通知多路转换器24以接收来自刷新地址计数器(RAC)21的行地址，同时隔离多路转换器的输出以免破坏正在进行的芯片的激活(即，在其他的激活存储体中的激活)。
图3表示多路转换器24内部工作原理简图。控制信号(CBRen)打开刷新地址计数器21的输出通道，同时禁止地址缓存器27的输出。这11个地址被传送到所有存储体的行预译码器。同时，外部地址输入A11～A13由存储器控制器送到DRAM。这些高端地址被地址缓存器27接收，再传送到指令译码器25。相应的存储体选择线被指令译码器激活，使存储体的行预处理器处理这些地址。其余存储体没有收到存储体选择信号，因而它们的行预处理器不工作。
作为另外一个实施例，存储体地址可象图1所示的传统DRAM那样被留在刷新地址计数器中。但是，多路转换器24需进行修改，以通过一个模式开关来进行译码或非译码的自动刷新。
尽管这个改进可能在这个简单的8存储体系统的例子中不是那么重要，但在64或更多存储体的系统中就相当重要。因此，尽管用一个具有上述变型的实施例对本发明进行了说明，但对本领域有熟练技能的人而言，在不脱离本发明的精神和所附权利要求的范围的情况下可对其做出修改。

Claims (5)

1、一个动态随机存取存储器(DRAM)芯片，由多个多行的存储体构成，其特征在于，该DRAM芯片包括：刷新地址计数器，该计数器在自动刷新周期内被激活时产生行地址；译码装置，用于对在AUTOREFRESH指令时被刷新的DRAM芯片的所述多个存储体进行译码，所述译码装置产生表示被刷新的这些DRAM存储体的存储体地址；和选择器，响应于所述译码装置，用于将行地址从刷新计数器只传送到DRAM芯片中待刷新的存储体，以使DRAM芯片的其它存储体继续进行当前的处理。
2、如权利要求1所述的DRAM芯片，其特征在于，还包括一地址缓冲器，其中的选择器是一多路转换器，接收来自刷新地址计数器和地址缓冲器的行地址，译码装置响应AUTOREFRESH指令在RAS(CBR)模式信号之前产生一对于由存储体地址表示的DRAM芯片中的这些存储体的CAS指令，多路转换器响应CBR信号，传出由刷新地址计数器送来的行地址。
3、如权利要求2所述的DRAM芯片，其特征在于，其中译码装置是一指令译码器，接收AUTOREFRESH指令，并在一个AUTOREFRESH指令时间内为DRAM芯片中待刷新的存储体直接产生存储体选择信号。
4、如权利要求2所述的DRAM芯片，其特征在于：该芯片是一同步DRAM芯片。
5、如权利要求3所述的DRAM芯片，其特征在于：该芯片是一同步DRAM芯片。
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