JP4782302B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4782302B2 JP4782302B2 JP2001119439A JP2001119439A JP4782302B2 JP 4782302 B2 JP4782302 B2 JP 4782302B2 JP 2001119439 A JP2001119439 A JP 2001119439A JP 2001119439 A JP2001119439 A JP 2001119439A JP 4782302 B2 JP4782302 B2 JP 4782302B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- refresh
- read
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
いわゆるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルをリフレッシュする必要があるため、従来においては、外部からのアクセスを一旦停止し、リフレッシュを行っていた。
【０００３】
しかしながら、外部からのアクセスを一旦停止すると、その分だけアクセスに対する応答時間が延長されてしまうため、高速なアクセスを要求される場合には不利になってしまう。
【０００４】
そこで、本出願人は、リフレッシュ中においても外部からアクセスが可能となる半導体記憶装置（以下、既出願に係る半導体記憶装置と称す）を提案している。
【０００５】
図１１は、既出願に係る半導体記憶装置の動作原理を示す図である。この図に示すように、既出願に係る半導体記憶装置は、１６個のサブブロックからなるメモリアレイと、４個のサブブロックからなるパリティアレイとから構成されている。
【０００６】
ここで、各サブブロックは、メモリセルがマトリクス状に配置されてなるセルアレイ、Ｓ／Ａ（Sense Amplifier）、および、デコーダによって構成されている。
【０００７】
また、メモリアレイを構成するサブブロックは通常のデータを、パリティアレイを構成するサブブロックはパリティを格納している。
図１２は、メモリアレイからのデータの読み出し動作を説明する図である。この図に示すように、データを読み出す際には、行方向に連続するサブブロック（塗りつぶされているサブブロック）を対象としてデータＤ１〜Ｄ４を読み出す。
【０００８】
図１３は、リフレッシュ動作について説明する図である。このように、既出願に係る半導体記憶装置では、サブブロックを１個ずつ順番にリフレッシュする。この図の例では、ハッチングが施されているサブブロック２−３がリフレッシュの対象となっている。なお、具体的な動作例としては、例えば、サブブロックを１行ずつ左側から右側へリフレッシュし、１行に含まれる全てのサブブロックのリフレッシュが終了した場合には次の行のリフレッシュを実行する、といった具合である。
【０００９】
図１４は、リフレッシュ動作と、データの読み出し動作を並行して実行する場合において、リフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【００１０】
この図の例では、メモリアレイのサブブロック２−１〜２−４がデータの読み出し対象となっており、また、サブブロック２−３が、リフレッシュの対象になっている。
【００１１】
このような場合には、サブブロック２−３からはデータを読み出すことができないので、既出願に係る半導体記憶装置では、サブブロック２−１，２−２，２−４から出力されるデータと、サブブロック２Ｐから読み出されたパリティとをデータ復元回路２００に供給し、これらからサブブロック２−３のデータを復元するように構成していた。
【００１２】
図１５は、既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
この図に示すように、既出願に係る半導体記憶装置は、ＸＯＲ回路１０、パリティセル１１、ＤＱ０セル１２〜ＤＱ３セル１５、ＸＯＲ回路１６、リフレッシュ信号発生回路１７、セレクタ１８〜２１によって構成されている。
【００１３】
ここで、ＸＯＲ回路１０は、入力されたデータＤＱ０〜ＤＱ３の排他的論理和を演算し、得られた結果をパリティとしてパリティセル１１に書き込む。
ＤＱ０セル１２〜ＤＱ３セル１５は、入力されたデータを記憶するとともに、読み出し要求に応じて読み出したデータを後段のセレクタ１８〜２１に供給する。
【００１４】
リフレッシュ信号発生回路１７は、ＤＱ０セル１２〜ＤＱ３セル１５をリフレッシュするためのリフレッシュ信号を発生し、セレクタ１８〜２１に供給する。この例では、ＤＱ０セル１２にハッチングが施されており、このセルがリフレッシュ中であるので、リフレッシュ信号発生回路１７から出力される信号は、セレクタ１８に対する出力のみが“Ｈ”の状態であり、その他は“Ｌ”の状態になっている。
【００１５】
セレクタ１８〜２１は、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ０セル１２〜ＤＱ３セル１５からの出力を反転した信号を選択して出力し、それ以外の場合にはＤＱ０セル１２〜ＤＱ３セル１５からの出力をそのまま出力する。
【００１６】
図１６は、セレクタ１８〜２１の詳細な構成例を示す図である。
この図に示すように、セレクタは、ＮＡＮＤ素子３０、インバータ３１，３２、および、トランスファー３３，３４によって構成されている。
【００１７】
ＮＡＮＤ素子３０は、リフレッシュ信号発生回路１７の出力信号（以下、リフレッシュ信号と称す）とＸＯＲ回路１６の出力信号（以下、ＸＯＲ信号と称す）との論理積を反転した結果を、インバータ３１とトランスファー３３の反転入力端子と、トランスファー３４の非反転入力端子とに供給する。
【００１８】
インバータ３１は、ＮＡＮＤ素子３０の出力を反転した結果をトランスファー３３の非反転入力端子と、トランスファー３４の反転入力端子に供給する。
インバータ３２は、対応するセル（ＤＱ０セル１２〜ＤＱ３セル１５の何れか）の出力を反転した結果をトランスファー３３に供給する。
【００１９】
トランスファー３３は、ＮＡＮＤ素子３０の出力が“Ｌ”の状態である場合には、インバータ３２からの信号を出力する。
トランスファー３４は、ＮＡＮＤ素子３０の出力が“Ｈ”の状態である場合には、セルデータをそのまま出力する。
【００２０】
次に、以上に示す既出願に係る半導体記憶装置の動作について説明する。
入力データＤＱ０〜ＤＱ３が入力されると、ＸＯＲ回路１０は、これらの排他的論理和を演算し、パリティセル１１に供給する。パリティセル１１は、ＸＯＲ回路１０からの出力をパリティとして格納する。
【００２１】
また、ＤＱ０セル１２〜ＤＱ３セル１５は、入力データＤＱ０〜ＤＱ３をそれぞれ記憶する。なお、この例では、ＤＱ０〜ＤＱ３は全て“１”であるので、ＤＱ０セル１２〜ＤＱ３セル１５にはそれぞれ“１”が格納され、また、パリティセル１１にはＤＱ０〜ＤＱ３の全ての排他的論理和である“０”が格納される。
【００２２】
このような状態において、データの読み出しが要求された場合には、ＤＱ０セル１２〜ＤＱ３セル１５と、パリティセル１１から該当するデータが読み出されることになる。このとき、ＤＱ０セル１２がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定（？）となる。
【００２３】
ＸＯＲ回路１６は、ＤＱ０セル１２〜ＤＱ３セル１５から読み出されたデータと、パリティセル１１から読み出されたパリティとの排他的論理和を演算し、セレクタ１８〜２１にＸＯＲ信号として供給する。このＸＯＲ信号は、ＤＱ０セル１２〜ＤＱ３セル１５に書き込まれたデータと、読み出されたデータとが一致しない場合には“Ｈ”の状態になり、それ以外の場合には“Ｌ”の状態になる。即ち、ＸＯＲ信号が“Ｈ”である場合にはエラーが発生していることを示す。
【００２４】
いまの例では、ＤＱ０が不定であり、このデータが“１”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、ＸＯＲ信号は“Ｌ”になり、一方、このデータが“０”であるならば、書き込まれたデータと読み出されたデータとが一致しないためＸＯＲ信号は“Ｈ”になる。
【００２５】
ＸＯＲ信号が“Ｈ”の状態の場合を考えると、リフレッシュ信号発生回路１７からセレクタ１８へ供給される信号は“Ｈ”の状態であるので、ＮＡＮＤ素子３０の出力は“Ｌ”の状態になる。その結果、トランスファー３３が“ＯＮ”の状態になるため、入力されたＤＱ０である“０”が反転された“１”が出力されることになる。この“１”は入力されたＤＱ０と同一であるので、データが正常に復元されたことになる。
【００２６】
一方、ＤＱ０セル１２の出力が“１”である場合には、ＸＯＲ信号は“Ｌ”の状態になるので、ＮＡＮＤ素子３０の出力は“Ｈ”の状態になる。その結果、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ０がそのまま出力されることになる。
【００２７】
なお、セレクタ１９〜２１は、リフレッシュ信号発生回路１７の出力信号が“Ｌ”であるため、それぞれのセレクタのＮＡＮＤ素子３０の出力が“Ｈ”となり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ１セル１３〜ＤＱ３セル１５から読み出されたデータは、そのまま出力されることになる。
【００２８】
以上に説明したように既出願に係る半導体記憶装置によれば、リフレッシュ動作と読み出し動作が同時に行われた場合であっても、パリティセル１１に格納されたデータと、その他のデータとからリフレッシュ中のセルに格納されているデータを復元するようにしたので、読み出し動作とリフレッシュ動作を並行して実行することが可能になり、その結果、アクセススピードを向上させることが可能になる。
【００２９】
【発明が解決しようとする課題】
ところで、以上に説明した既出願に係る半導体記憶装置の場合、パリティセル１１に格納されているパリティを直接読み書きすることができなかったため、パリティセル１１およびそれに付随する機能（データの復元機能）が正常であるか否かを判定することが困難であるという問題点があった。
【００３０】
また、ＤＱ０セル１２〜ＤＱ３セル１５に格納されたデータを読み出す際には、リフレッシュの状況に応じてパリティによる復元処理が施されるので、格納されたデータを直接読み出すことができず、動作チェックが困難であるという問題点もあった。
【００３１】
本発明はこのような点に鑑みてなされたものであり、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置であって、動作チェックを容易に行うことができる半導体記憶装置を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、パリティ出力手段は、データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする半導体記憶装置が提供される。
【００３４】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、書き込み手段は、データ入力手段がデータを入力する端子と同一の端子を介して所望のデータを入力することを特徴とする半導体記憶装置が提供される。
【００３６】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有することを特徴とする半導体記憶装置が提供される。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図において、
データ入力手段１は、外部からデータの入力を受ける。
【００３９】
パリティ生成手段２は、データ入力手段１から入力されたデータからパリティを生成する。
記憶手段３は、データ入力手段１から入力されたデータと、パリティ生成手段２によって生成されたパリティとを記憶する。
【００４０】
リフレッシュ手段４は、記憶手段３をリフレッシュする。
読み出し手段５は、記憶手段３からデータを読み出す。
復元手段６は、読み出し手段５がデータを読み出す最中に、リフレッシュ手段４がリフレッシュの対象としている領域からのデータを、正常に読み出された他のデータと、対応するパリティとから復元する。
【００４１】
データ出力手段７は、読み出し手段５によって読み出されたデータと、復元手段６によって復元されたデータとを出力する。
パリティ出力手段８は、記憶手段３に記憶されているパリティを直接読み出して出力する。
【００４２】
次に、以上の原理図の動作について説明する。
データ入力手段１は、半導体記憶装置の外部から、書き込もうとするデータの入力を受け、記憶手段３とパリティ生成手段２とにそれぞれ供給する。
【００４３】
パリティ生成手段２は、入力されたデータの全ての排他的論理和を演算し、パリティとして出力する。
記憶手段３は、データ入力手段１から入力されたデータと、パリティ生成手段２から供給されたパリティとをそれぞれ異なる領域に格納する。
【００４４】
リフレッシュ手段４は、記憶手段３を所定の周期でリフレッシュし、記憶されているデータが喪失されるのを防止する。
読み出し手段５は、外部から与えられた読み出し要求に応じて、記憶手段３の所定の領域に格納されているデータを読み出し、復元手段６に供給する。
【００４５】
復元手段６は、記憶手段３からデータを読み出す際に、リフレッシュ手段４がリフレッシュの対象としている領域のデータについては、正常に読み出された他のデータと、パリティとの排他的論理和を演算することにより、書き込まれたデータと、読み出されたデータとが一致しているか否かを判定し、一致していない場合にはリフレッシュ中のデータの論理を反転することにより復元して出力する。
【００４６】
データ出力手段７は、復元されたデータと、他の正常なデータとを外部に出力する。
パリティ出力手段８は、外部から要求がなされた場合には、記憶手段３に記憶されているパリティを、直接読み出して外部に出力する。
【００４７】
以上のような動作により、記憶手段３に記憶されているパリティを直接読み出すことが可能になるので、データ入力手段１に対して与えるデータと、読み出されたパリティとの関係から、パリティデータが正常に生成されているか否かをチェックすることが可能になる。
【００４８】
次に、本発明の実施の形態について説明する。
図２は、本発明の第１の実施の形態の構成例を示す図である。
この図に示すように、本実施の形態の半導体記憶装置は、ＸＯＲ回路１０、パリティセル１１、ＤＱ０セル１２〜ＤＱ３セル１５、ＸＯＲ回路１６、リフレッシュ信号発生回路１７、セレクタ２５，１９〜２１によって構成されている。なお、図１５に示す既出願に係る半導体記憶装置との比較では、セレクタ１８がセレクタ２５に置換されている。その他の構成は図１５の場合と同様である。
【００４９】
ここで、ＸＯＲ回路１０は、入力されたデータＤＱ０〜ＤＱ３の排他的論理和を演算し、パリティセル１１にパリティとして書き込む。
ＤＱ０セル１２〜ＤＱ３セル１５は、入力されたデータを記憶するとともに、読み出し要求に応じてデータを読み出し、後段のセレクタ２５，１９〜２１にそれぞれ供給する。
【００５０】
リフレッシュ信号発生回路１７は、リフレッシュ信号を発生して、ＤＱ０セル１２〜ＤＱ３セル１５に供給するとともに、セレクタ２５，１９〜２１に供給する。この例では、ＤＱ０セル１２にハッチングが施されており、このセルがリフレッシュ中である。即ち、リフレッシュ信号発生回路１７から出力される信号は、セレクタ２５に対する信号のみが“Ｈ”の状態であり、その他は“Ｌ”の状態になっている。
【００５１】
セレクタ２５は、テスト信号が“Ｈ”の状態である場合には、ＸＯＲ信号およびリフレッシュ信号の状態に拘わらずパリティセル１１からのパリティを出力する。また、テスト信号が“Ｌ”の状態である場合であって、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ０セル１２からの出力を反転した信号を選択して出力する。一方、テスト信号が“Ｌ”の状態である場合であって、それ以外の場合には、ＤＱ０セル１２からの出力をそのまま出力する。
【００５２】
セレクタ１９〜２１は、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ１セル１３〜ＤＱ３セル１５からの出力を反転した信号を選択して出力し、それ以外の場合にはＤＱ１セル１３〜ＤＱ３セル１５からの出力をそのまま出力する。
【００５３】
図３は、セレクタ２５の詳細な構成例を示す図である。
この図に示すように、セレクタは、ＮＡＮＤ素子３０、インバータ３１，３２，３７、および、トランスファー３３〜３６によって構成されている。
【００５４】
ＮＡＮＤ素子３０は、リフレッシュ信号発生回路１７の出力信号であるリフレッシュ信号と、ＸＯＲ回路１６の出力信号であるＸＯＲ信号との論理積を反転した結果をインバータ３１と、トランスファー３３の反転入力端子と、トランスファー３４の非反転入力端子に供給する。
【００５５】
インバータ３１は、ＮＡＮＤ素子３０の出力を反転した結果をトランスファー３３の非反転入力端子と、トランスファー３４の反転入力端子に供給する。
インバータ３２は、ＤＱ０セル１２の出力を反転した結果をトランスファー３３に供給する。
【００５６】
トランスファー３３は、ＮＡＮＤ素子３０の出力が“Ｌ”の状態である場合には、インバータ３２からの信号を出力する。
トランスファー３４は、ＮＡＮＤ素子３０の出力が“Ｈ”の状態である場合には、トランスファー３５の出力、即ち、セルデータをそのまま出力する。
【００５７】
インバータ３７は、テスト信号を反転した結果をトランスファー３５の非反転入力端子と、トランスファー３６の反転入力端子に供給する。
トランスファー３５は、テスト信号が“Ｌ”の状態である場合には、セルデータをトランスファー３４に供給する。
【００５８】
トランスファー３６は、テスト信号が“Ｈ”の状態である場合には、パリティをトランスファー３４に供給する。
次に、以上の実施の形態の動作について説明する。
【００５９】
入力データＤＱ０〜ＤＱ３が入力されると、ＸＯＲ回路１０は、これらの排他的論理和を演算し、パリティセル１１に供給する。パリティセル１１は、ＸＯＲ回路１０から供給されたパリティを格納する。
【００６０】
また、ＤＱ０セル１２〜ＤＱ３セル１５は、入力データＤＱ０〜ＤＱ３をそれぞれ記憶する。なお、この例では、ＤＱ０〜ＤＱ３は全て“１”であるので、ＤＱ０セル１２〜ＤＱ３セル１５にはそれぞれ“１”が格納され、また、パリティセル１１にはＤＱ０〜ＤＱ３の全ての排他的論理和である“０”が格納される。
【００６１】
このような状態において、データの読み出しが要求された場合には、ＤＱ０セル１２〜ＤＱ３セル１５と、パリティセル１１から該当するデータが読み出されることになる。このとき、ＤＱ０セル１２がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定（？）となる。
【００６２】
ＸＯＲ回路１６は、ＤＱ０セル１２〜ＤＱ３セル１５から読み出されたデータと、パリティセル１１から読み出されたパリティとの排他的論理和を演算し、セレクタ２５，１９〜２１にＸＯＲ信号として供給する。このＸＯＲ信号は、ＤＱ０セル１２〜ＤＱ３セル１５に書き込まれたデータと、これらから読み出されたデータとが一致しない場合には“Ｈ”の状態になり、それ以外の場合には“Ｌ”の状態になる。即ち、ＸＯＲ信号が“Ｈ”である場合には読み出しエラーが発生していることを示す。
【００６３】
いまの例では、ＤＱ０が不定であり、このデータが仮に“１”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、ＸＯＲ信号は“Ｌ”になり、このデータが“０”である場合には書き込まれたデータと読み出されたデータとが一致しないためＸＯＲ信号は“Ｈ”になる。
【００６４】
テスト信号が“Ｌ”の場合について考えると、トランスファー３５が“ＯＮ”の状態になり、トランスファー３６は“ＯＦＦ”の状態になることから、実質的には図１６と同様の回路になる。このとき、ＸＯＲ信号が“Ｈ”の状態（読み出されたデータがエラーである状態）であるとすると、リフレッシュ信号発生回路１７からセレクタ２５へ供給される信号は“Ｈ”の状態であるので、ＮＡＮＤ素子３０の出力は“Ｌ”の状態になる。すると、トランスファー３３が“ＯＮ”の状態になるため、入力されたＤＱ０である“０”が反転された“１”が出力されることになる。この“１”は入力されたＤＱ０と同一であるので、データが正常に復元されたことになる。
【００６５】
一方、ＤＱ０セル１２の出力が“１”である場合には、ＸＯＲ信号は“Ｌ”の状態になるので、ＮＡＮＤ素子３０の出力は“Ｈ”の状態になり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ０がそのまま出力されることになる。
【００６６】
なお、セレクタ１９〜２１は、リフレッシュ信号発生回路１７の出力信号が“Ｌ”であるため、それぞれのセレクタのＮＡＮＤ素子３０の出力が“Ｈ”となり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ１セル１３〜ＤＱ３セル１５から読み出されたデータは、そのまま出力されることになる。
【００６７】
次に、テスト信号が“Ｈ”の状態である場合について考える。その場合には、トランスファー３６が“ＯＮ”の状態になり、一方、トランスファー３５は“ＯＦＦ”の状態になるので、パリティがトランスファー３４に供給される。
【００６８】
トランスファー３４は、ＤＱ０セル１２がリフレッシュの対象であって、読み出されたデータが誤っている場合以外は“ＯＮ”の状態であるので、トランスファー３４からはパリティが出力されることになる。
【００６９】
以上の実施の形態によれば、テスト信号を“Ｈ”の状態にすることにより、パリティセル１１に格納されているパリティを直接読み出すことが可能になるので、例えば、入力データであるＤＱ０〜ＤＱ３を適宜変更した場合に、パリティが正常に生成されているか否かを判定することが可能になる。
【００７０】
また、パリティは、ＤＱ０データが出力される端子（図示せず）から出力されるので、パリティ出力用の新たな端子を設ける必要がなくなり、端子数を増加せずにチェック機能を具備させることが可能になる。
【００７１】
なお、以上の実施の形態において、インバータ３７からの出力信号を、ＮＡＮＤ素子３０の入力端子に供給するようにしてもよい。そのような構成によれば、テスト信号が“Ｈ”の状態にされた場合には、リフレッシュおよび読み出された状態に拘わらず、常にパリティを得ることが可能になる。
【００７２】
次に、本発明の第２の実施の形態について説明する。
図４は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図１５の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【００７３】
第２の実施の形態では、図１５の場合と比較して、リフレッシュ信号発生回路１７がリフレッシュ信号発生回路２６に置換されている。その他の部分は、図１５の場合と同様である。
【００７４】
リフレッシュ信号発生回路２６は、ＤＱ０セル１２〜ＤＱ３セル１５およびセレクタ１８〜２１に対してリフレッシュ信号を生成して供給するとともに、外部から比較停止信号と、パリティチェックテスト信号ＤＱ０〜ＤＱ３が供給された場合には、指定されたセルをリフレッシュする。
【００７５】
図５は、リフレッシュ信号発生回路２６の詳細な構成例を示す図である。この図に示すように、リフレッシュ信号発生回路２６は、インバータ５０〜５４、ＮＡＮＤ素子５５〜６２によって構成されている。
【００７６】
ここで、インバータ５０〜５３は、特定のセルをリフレッシュするために外部から供給されたパリティチェックテスト信号ＤＱ０〜ＤＱ３を反転して出力する。
【００７７】
インバータ５４は、内部のリフレッシュ信号を無効にするための比較停止テスト信号を反転して出力する。
ＮＡＮＤ素子５５〜５８は、比較停止テスト信号と、内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３との論理積を反転した結果を、ＮＡＮＤ素子５９〜６２に対して出力する。
【００７８】
ＮＡＮＤ素子５９〜６２は、それぞれインバータ５０〜５３の出力とＮＡＮＤ素子５５〜５８との論理積を反転した結果をリフレッシュ信号ＤＱ０〜ＤＱ３として出力する。
【００７９】
次に、以上の実施の形態の動作について説明する。
先ず、ＤＱ０セル１２をチェックする場合について考える。その場合には、比較停止テスト信号を“Ｈ”の状態にするとともに、パリティチェックテスト信号ＤＱ０を“Ｈ”の状態にする。
【００８０】
すると、図５に示すインバータ５４の出力は“Ｌ”の状態になるため、ＮＡＮＤ素子５５〜５８の入力端子の一方は全て“Ｌ”の状態になり、これらの出力は内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３の状態に拘わらず全て“Ｈ”の状態になる。なお、内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３とは内部的に生成されるリフレッシュ信号である。
【００８１】
ＮＡＮＤ素子５５〜５８の出力が“Ｈ”の状態になると、ＮＡＮＤ素子５９〜６２の入力端子の一方は全て“Ｈ”の状態になるので、インバータ５０〜５３の出力に応じて“Ｈ”または“Ｌ”が出力されることになる。
【００８２】
いまの例では、パリティチェックテスト信号ＤＱ０のみが“Ｈ”の状態であるので、インバータ５０の出力のみが“Ｌ”の状態であり、その他は全て“Ｈ”の状態となる。
【００８３】
従って、ＮＡＮＤ素子５９の出力のみが“Ｈ”の状態になり、その他の出力は全て“Ｌ”の状態になる。その結果、ＤＱ０セル１２がリフレッシュの対象となる。
【００８４】
このようにして、リフレッシュの対象となるセルを指定すれば、そのセルに関する復元機能が正常に動作しているか否かを個別的にチェックすることが可能になるので、正常に機能していないセルを繰り返しチェックすることで、出現頻度の低い不良も容易に検出することが可能になる。
【００８５】
次に、本発明の第３の実施の形態について説明する。
図６は、本発明の第３の実施の形態の構成例を示す図である。なお、この図において、図１５の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【００８６】
第３の実施の形態では、図１５の場合と比較して、ＸＯＲ回路１０がＸＯＲ回路７０に置換されている。その他の部分は、図１５の場合と同様である。
ＸＯＲ回路７０は、ＸＯＲ回路１０と同様に、ＤＱ０〜ＤＱ３の排他的論理和を演算して算出するとともに、外部から入力されるダイレクト書き込み信号が“Ｈ”の状態になった場合には、ＤＱ０信号をパリティセル１１に対して直接書き込む。
【００８７】
図７は、ＸＯＲ回路７０の詳細な構成例を示す図である。この図に示すように、ＸＯＲ回路７０は、インバータ８０、ＸＯＲ（排他的論理和）素子８１、および、トランスファー８２，８３によって構成されている。
【００８８】
インバータ８０は、ダイレクト書き込み信号を反転してトランスファー８２の反転入力端子と、トランスファー８３の非反転入力端子に供給する。
ＸＯＲ素子８１は、ＤＱ０〜ＤＱ３の排他的論理和を演算し、得られた結果をトランスファー８３に供給する。
【００８９】
トランスファー８２は、ダイレクト書き込み信号が“Ｈ”の状態である場合には、ＤＱ０をパリティ信号としてパリティセル１１に供給する。
トランスファー８３は、ダイレクト書き込み信号が“Ｌ”の状態である場合には、ＸＯＲ素子８１の出力をパリティ信号としてパリティセル１１に供給する。
【００９０】
次に、以上の実施の形態の動作について説明する。
先ず、正常なパリティを書き込む場合について説明する。ＤＱ０〜ＤＱ３の全てを“１”として書き込みを行った後、ダイレクト書き込み信号を“Ｈ”の状態にし、ＤＱ０として“０”を入力すると、図７に示すトランスファー８２が“ＯＮ”の状態になる。その結果、ＤＱ０である“０”がパリティ信号としてパリティセル１１に書き込まれることになる。
【００９１】
続いて、ＤＱ０セル１２がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル１１からは“０”が読み出され、ＤＱ１セル１３〜ＤＱ３セル１５からは全て“１”が読み出される。また、ＤＱ０セル１２については読み出されるデータは特定されないが、例えば、“０”が読み出されたとすると、これらのデータはＸＯＲ回路１６とセレクタ１８〜２１に供給される。
【００９２】
ＸＯＲ回路１６は、パリティおよびＤＱ０〜ＤＱ３の排他的論理和を演算し、演算結果をセレクタ１８〜２１に供給する。いまの例では、ＤＱ０は“０”であり、ＤＱ１〜ＤＱ３は全て“１”であり、また、パリティは“０”であるので、ＸＯＲ回路１６の出力は“１”となる。
【００９３】
リフレッシュ信号発生回路１７は、セレクタ１８に供給するリフレッシュ信号のみを“Ｈ”の状態にし、それ以外は全て“Ｌ”の状態にするので、セレクタ１９〜２１からは、読み出されたそのままのデータ“１”が出力される。
【００９４】
一方、セレクタ１８では、図１６に示す回路において、インバータ３２によって反転された信号がトランスファー３３を介して出力されるので、読み出されたデータである“０”は、最終的にはもとのデータである“１”に復元されて出力されることになる。
【００９５】
次に、正常でないパリティを書き込む場合について説明する。ＤＱ０〜ＤＱ３の全てを“１”として書き込みを行った後、ダイレクト書き込み信号を供給し、ＤＱ０として“１”を入力すると、図７に示すトランスファー８２が“ＯＮ”の状態になる。その結果、ＤＱ０である“１”がパリティ信号としてパリティセル１１に書き込まれることになる。
【００９６】
続いて、ＤＱ０セル１２がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル１１からは“１”が読み出され、ＤＱ１セル１３〜ＤＱ３セル１５からは全て“１”が読み出される。また、ＤＱ０セル１２については読み出されるデータは特定されないが、例えば、“０”が読み出されたとすると、これらのデータはＸＯＲ回路１６とセレクタ１８〜２１に供給される。
【００９７】
ＸＯＲ回路１６は、パリティおよびＤＱ０〜ＤＱ３の排他的論理和を演算し、演算結果をセレクタ１８〜２１に供給する。いまの例では、ＤＱ０は“０”であり、ＤＱ１〜ＤＱ３は全て“１”であり、また、パリティは“１”であるので、ＸＯＲ回路１６の出力は“０”となる。
【００９８】
リフレッシュ信号発生回路１７は、セレクタ１８に供給するリフレッシュ信号のみを“Ｈ”の状態にし、それ以外は全て“Ｌ”の状態にするので、セレクタ１９〜２１からは読み出されたそのままのデータ“１”が出力される。
【００９９】
一方、セレクタ１８では、図３に示すＮＡＮＤ素子３０の出力は“Ｌ”の状態になるので、ＤＱ０セル１２から読み出された“０”がトランスファー３３を介してそのまま出力されることになる。
【０１００】
その結果、この場合には、リフレッシュ中のセルのデータのみが反転して出力されることになる。従って、全てのセルから反転したデータが出力されることが確認できれば、全てのセルについての復元機能が正常に動作していることを確認することができる。
【０１０１】
また、正常なパリティを書き込んだ場合と、正常でないパリティを書き込んだ場合に分けて動作チェックを行うことにより、パリティを変更しないでチェックを行った場合よりもチェックのパターンを増加させることにより、復元機能が正常に動作しているか否かを詳細に検討することが可能になる。
【０１０２】
次に、以上の実施例を単体で使用した場合または組み合わせた場合におけるチェック方法について説明する。
先ず、第１の実施の形態を単体で使用した場合のチェック動作を説明する。
【０１０３】
図８は、第１の実施の形態を単体で使用した場合におけるチェック動作の処理の流れを説明するフローチャートである。このフローチャートでは、入力データとしてＤＱ０〜ＤＱ３を通常に与えてパリティを生成させ、パリティセル１１に書き込まれているパリティを、直接読み出して検証しようとするものである。このフローチャートが開始されると、以下のステップが実行される。
【０１０４】
ステップＳ１０：
半導体記憶装置に対して入力データＤＱ０〜ＤＱ３を書き込む。その結果、ＤＱ０セル１２〜ＤＱ３セル１５に対してそれぞれ入力データＤＱ０〜ＤＱ３が書き込まれるとともに、パリティセル１１にはＸＯＲ回路１０から供給されたパリティが書き込まれる。
【０１０５】
ステップＳ１１：
半導体記憶装置のセレクタ２５に対してテスト信号を入力する。その結果、トランスファー３６が“ＯＮ”の状態になり、パリティデータが直接出力される状態となる。
【０１０６】
ステップＳ１２：
半導体記憶装置からＤＱ０を読み出す。
ステップＳ１３：
半導体記憶装置から読み出したＤＱ０、即ち、パリティが正常であるか否かを検討する。なお、読み出されたパリティは、入力データＤＱ０〜ＤＱ３の排他的論理和を演算したものに等しい筈であるから、入力データＤＱ０〜ＤＱ３の排他的論理和と、読み出したパリティとが等しいか否かを判定し、等しい場合には正常であるとしてステップＳ１４に進み、それ以外の場合にはステップＳ１５に進む。
【０１０７】
ステップＳ１４：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１０８】
ステップＳ１５：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１０９】
以上の処理によれば、通常の動作モードにて、入力データＤＱ０〜ＤＱ３を入力してパリティを生成し、テスト信号を供給することにより、パリティセル１１に格納されているパリティを直接読み出して、検証することが可能になる。
【０１１０】
次に、第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態について説明する。第１の実施の形態では、パリティセル１１からパリティを直接読み出すことが可能となり、また、第２の実施の形態では、パリティセル１１に対して任意のデータを直接書き込むことが可能になる。そこで、これらを組み合わせることにより、パリティセル１１に対して任意のデータを書き込んで、直接読み出すことが可能となり、パリティセル１１が正常に動作しているか否かをチェックすることが可能になる。
【０１１１】
図９は、第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【０１１２】
ステップＳ２０：
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図７に示すトランスファー８２が“ＯＮ”の状態になり、入力データＤＱ０がパリティセル１１に対して直接書き込まれることになる。
【０１１３】
ステップＳ２１：
半導体記憶装置に対して任意のＤＱ０を書き込む。ステップＳ２０の処理の結果、ダイレクト書き込み信号によってトランスファー８２が“ＯＮ”の状態になっているので、ＤＱ０はパリティセル１１に対して、直接書き込まれることになる。
【０１１４】
ステップＳ２２：
半導体記憶装置に対してテスト信号を入力する。その結果、図３に示すトランスファー３６が“ＯＮ”の状態になり、パリティがＤＱ０端子から外部へ直接読み出し可能な状態になる。
【０１１５】
ステップＳ２３：
半導体記憶装置からＤＱ０を読み出す。その結果、トランスファー３６を介してパリティをパリティセル１１から直接読み出すことが可能になる。
【０１１６】
ステップＳ２４：
半導体記憶装置から読み出したパリティと、書き込んだパリティ（ＤＱ０）とが等しいか否かを判定し、等しい場合にはステップＳ２５に進み、それ以外の場合にはステップＳ２６に進む。
【０１１７】
ステップＳ２５：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１１８】
ステップＳ２６：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１１９】
以上の処理によれば、パリティセル１１に対して直接データを書き込むとともに、パリティを直接読み出して読み書きされたデータが正常であるか否かを検証することが可能になる。
【０１２０】
次に、第２の実施の形態と第３の実施の形態を組み合わせた第４の実施の形態による検査方法について説明する。第２の実施の形態では、リフレッシュの対象となるセルを選択することができ、また、第３の実施の形態ではパリティセル１１に対してデータを直接書き込むことが可能になる。従って、これらを組み合わせることにより、パリティセル１１に対して任意のデータを書き込むとともに、任意のセルをリフレッシュの対象として指定することにより、データの復元機能が各セル単位で正常に機能しているか否かをチェックすることが可能になる。
【０１２１】
図１０は、第３の実施の形態と第４の実施の形態を組み合わせた第５の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【０１２２】
ステップＳ３０：
半導体記憶装置に対して任意の入力データＤＱ０〜ＤＱ３を書き込む。
ステップＳ３１：
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図７に示すトランスファー８２が“ＯＮ”の状態になるので、入力データＤＱ０がパリティセル１１に対して直接供給される状態になる。
【０１２３】
ステップＳ３２：
半導体記憶装置に対して任意のデータＤＱ０を書き込む。その結果、データＤＱ０は、トランスファー８２を介してパリティセル１１に対して直接書き込まれることになる。
【０１２４】
ステップＳ３３：
半導体記憶装置に対して比較停止テスト信号を供給するとともに、パリティチェックテスト信号を入力して任意のセルをリフレッシュの対象として選択する。例えば、ＤＱ０セル１２をリフレッシュの対象にするには、先ず、比較停止テスト信号を入力するとともに、パリティチェックテスト信号ＤＱ０信号を供給する。その結果、ＮＡＮＤ素子５５〜５８からの出力は全て“Ｈ”の状態になり、ＮＡＮＤ素子５９からはパリティチェックテスト信号ＤＱ０に応じたリフレッシュ信号が出力される。
【０１２５】
ステップＳ３４：
半導体記憶装置からステップＳ３２においてリフレッシュの対象としたブロックからデータを読み出す。いまの例では、ＤＱ０セル１２をリフレッシュの対象として選択したので、ＤＱ０が読み出される。
【０１２６】
ステップＳ３５：
半導体記憶装置から、リフレッシュの対象として選択したブロックのデータを読み出し、読み出されたデータが正常であるか否かを判定する。即ち、ステップＳ３０において入力したデータＤＱ０〜ＤＱ３およびステップＳ３２において書き込んだパリティとの関係に基づいて、読み出したデータが正常であるか否かを判定し、正常である場合にはステップＳ３６に進み、それ以外の場合にはステップＳ３７に進む。
【０１２７】
ステップＳ３６：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１２８】
ステップＳ３７：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１２９】
ステップＳ３８：
全てのブロックに対するチェックが終了したか否かを判定し、終了していないと判定した場合にはステップＳ３０に戻って同様の処理を繰り返し、それ以外の場合には処理を終了する。
【０１３０】
以上の処理によれば、パリティを直接パリティセルに書き込むとともに、リフレッシュの対象とするセルを選択するようにしたので、選択したセルに関するデータの復元機能が正常に動作しているか否かを検証することが可能になる。
【０１３１】
なお、以上に示した回路は、ほんの一例であり、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
【０１３２】
【発明の効果】
以上説明したように本発明では、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、を設けるようにしたので、パリティが正常に生成されているか否かをチェックすることが可能になる。
【０１３３】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、を設けるようにしたので、パリティを任意に設定してデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【０１３４】
更に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じた所定の領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を設けるようにしたので、リフレッシュの対象を適宜選択することにより、目的の対象に対するデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示すセレクタの詳細な構成例を示す図である。
【図４】本発明の第２の実施の形態の構成例を示す図である。
【図５】図４に示すリフレッシュ信号発生回路の詳細な構成例を示す図である。
【図６】本発明の第３の実施の形態の構成例を示す図である。
【図７】図６に示すＸＯＲ回路の詳細な構成例を示す図である。
【図８】第１の実施の形態を単体で使用した場合のチェック動作の処理の流れを説明するフローチャートである。
【図９】第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態の動作について説明するフローチャートである。
【図１０】第３の実施の形態と第４の実施の形態を組み合わせた第５の実施の形態の動作について説明するフローチャートである。
【図１１】既出願に係る半導体記憶装置の動作原理を示す図である。
【図１２】既出願に係る半導体記憶装置におけるメモリアレイからのデータの読み出し動作を説明する図である。
【図１３】既出願に係る半導体記憶装置におけるリフレッシュ動作について説明する図である。
【図１４】既出願に係る半導体記憶装置におけるリフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【図１５】既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
【図１６】図１５に示すセレクタの詳細な構成例を示す図である。
【符号の説明】
１ データ入力手段
２ パリティ生成手段
３ 記憶手段
４ リフレッシュ手段
５ 読み出し手段
６ 復元手段
７ データ出力手段
８ パリティ出力手段
１０ ＸＯＲ回路
１１ パリティセル
１２〜１５ ＤＱ０〜ＤＱ３セル
１６ ＸＯＲ回路
１７ リフレッシュ信号発生回路
１８〜２１ セレクタ
２６ リフレッシュ信号発生回路
７０ ＸＯＲ回路
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
いわゆるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルをリフレッシュする必要があるため、従来においては、外部からのアクセスを一旦停止し、リフレッシュを行っていた。
【０００３】
しかしながら、外部からのアクセスを一旦停止すると、その分だけアクセスに対する応答時間が延長されてしまうため、高速なアクセスを要求される場合には不利になってしまう。
【０００４】
そこで、本出願人は、リフレッシュ中においても外部からアクセスが可能となる半導体記憶装置（以下、既出願に係る半導体記憶装置と称す）を提案している。
【０００５】
図１１は、既出願に係る半導体記憶装置の動作原理を示す図である。この図に示すように、既出願に係る半導体記憶装置は、１６個のサブブロックからなるメモリアレイと、４個のサブブロックからなるパリティアレイとから構成されている。
【０００６】
ここで、各サブブロックは、メモリセルがマトリクス状に配置されてなるセルアレイ、Ｓ／Ａ（Sense Amplifier）、および、デコーダによって構成されている。
【０００７】
また、メモリアレイを構成するサブブロックは通常のデータを、パリティアレイを構成するサブブロックはパリティを格納している。
図１２は、メモリアレイからのデータの読み出し動作を説明する図である。この図に示すように、データを読み出す際には、行方向に連続するサブブロック（塗りつぶされているサブブロック）を対象としてデータＤ１〜Ｄ４を読み出す。
【０００８】
図１３は、リフレッシュ動作について説明する図である。このように、既出願に係る半導体記憶装置では、サブブロックを１個ずつ順番にリフレッシュする。この図の例では、ハッチングが施されているサブブロック２−３がリフレッシュの対象となっている。なお、具体的な動作例としては、例えば、サブブロックを１行ずつ左側から右側へリフレッシュし、１行に含まれる全てのサブブロックのリフレッシュが終了した場合には次の行のリフレッシュを実行する、といった具合である。
【０００９】
図１４は、リフレッシュ動作と、データの読み出し動作を並行して実行する場合において、リフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【００１０】
この図の例では、メモリアレイのサブブロック２−１〜２−４がデータの読み出し対象となっており、また、サブブロック２−３が、リフレッシュの対象になっている。
【００１１】
このような場合には、サブブロック２−３からはデータを読み出すことができないので、既出願に係る半導体記憶装置では、サブブロック２−１，２−２，２−４から出力されるデータと、サブブロック２Ｐから読み出されたパリティとをデータ復元回路２００に供給し、これらからサブブロック２−３のデータを復元するように構成していた。
【００１２】
図１５は、既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
この図に示すように、既出願に係る半導体記憶装置は、ＸＯＲ回路１０、パリティセル１１、ＤＱ０セル１２〜ＤＱ３セル１５、ＸＯＲ回路１６、リフレッシュ信号発生回路１７、セレクタ１８〜２１によって構成されている。
【００１３】
ここで、ＸＯＲ回路１０は、入力されたデータＤＱ０〜ＤＱ３の排他的論理和を演算し、得られた結果をパリティとしてパリティセル１１に書き込む。
ＤＱ０セル１２〜ＤＱ３セル１５は、入力されたデータを記憶するとともに、読み出し要求に応じて読み出したデータを後段のセレクタ１８〜２１に供給する。
【００１４】
リフレッシュ信号発生回路１７は、ＤＱ０セル１２〜ＤＱ３セル１５をリフレッシュするためのリフレッシュ信号を発生し、セレクタ１８〜２１に供給する。この例では、ＤＱ０セル１２にハッチングが施されており、このセルがリフレッシュ中であるので、リフレッシュ信号発生回路１７から出力される信号は、セレクタ１８に対する出力のみが“Ｈ”の状態であり、その他は“Ｌ”の状態になっている。
【００１５】
セレクタ１８〜２１は、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ０セル１２〜ＤＱ３セル１５からの出力を反転した信号を選択して出力し、それ以外の場合にはＤＱ０セル１２〜ＤＱ３セル１５からの出力をそのまま出力する。
【００１６】
図１６は、セレクタ１８〜２１の詳細な構成例を示す図である。
この図に示すように、セレクタは、ＮＡＮＤ素子３０、インバータ３１，３２、および、トランスファー３３，３４によって構成されている。
【００１７】
ＮＡＮＤ素子３０は、リフレッシュ信号発生回路１７の出力信号（以下、リフレッシュ信号と称す）とＸＯＲ回路１６の出力信号（以下、ＸＯＲ信号と称す）との論理積を反転した結果を、インバータ３１とトランスファー３３の反転入力端子と、トランスファー３４の非反転入力端子とに供給する。
【００１８】
インバータ３１は、ＮＡＮＤ素子３０の出力を反転した結果をトランスファー３３の非反転入力端子と、トランスファー３４の反転入力端子に供給する。
インバータ３２は、対応するセル（ＤＱ０セル１２〜ＤＱ３セル１５の何れか）の出力を反転した結果をトランスファー３３に供給する。
【００１９】
トランスファー３３は、ＮＡＮＤ素子３０の出力が“Ｌ”の状態である場合には、インバータ３２からの信号を出力する。
トランスファー３４は、ＮＡＮＤ素子３０の出力が“Ｈ”の状態である場合には、セルデータをそのまま出力する。
【００２０】
次に、以上に示す既出願に係る半導体記憶装置の動作について説明する。
入力データＤＱ０〜ＤＱ３が入力されると、ＸＯＲ回路１０は、これらの排他的論理和を演算し、パリティセル１１に供給する。パリティセル１１は、ＸＯＲ回路１０からの出力をパリティとして格納する。
【００２１】
また、ＤＱ０セル１２〜ＤＱ３セル１５は、入力データＤＱ０〜ＤＱ３をそれぞれ記憶する。なお、この例では、ＤＱ０〜ＤＱ３は全て“１”であるので、ＤＱ０セル１２〜ＤＱ３セル１５にはそれぞれ“１”が格納され、また、パリティセル１１にはＤＱ０〜ＤＱ３の全ての排他的論理和である“０”が格納される。
【００２２】
このような状態において、データの読み出しが要求された場合には、ＤＱ０セル１２〜ＤＱ３セル１５と、パリティセル１１から該当するデータが読み出されることになる。このとき、ＤＱ０セル１２がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定（？）となる。
【００２３】
ＸＯＲ回路１６は、ＤＱ０セル１２〜ＤＱ３セル１５から読み出されたデータと、パリティセル１１から読み出されたパリティとの排他的論理和を演算し、セレクタ１８〜２１にＸＯＲ信号として供給する。このＸＯＲ信号は、ＤＱ０セル１２〜ＤＱ３セル１５に書き込まれたデータと、読み出されたデータとが一致しない場合には“Ｈ”の状態になり、それ以外の場合には“Ｌ”の状態になる。即ち、ＸＯＲ信号が“Ｈ”である場合にはエラーが発生していることを示す。
【００２４】
いまの例では、ＤＱ０が不定であり、このデータが“１”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、ＸＯＲ信号は“Ｌ”になり、一方、このデータが“０”であるならば、書き込まれたデータと読み出されたデータとが一致しないためＸＯＲ信号は“Ｈ”になる。
【００２５】
ＸＯＲ信号が“Ｈ”の状態の場合を考えると、リフレッシュ信号発生回路１７からセレクタ１８へ供給される信号は“Ｈ”の状態であるので、ＮＡＮＤ素子３０の出力は“Ｌ”の状態になる。その結果、トランスファー３３が“ＯＮ”の状態になるため、入力されたＤＱ０である“０”が反転された“１”が出力されることになる。この“１”は入力されたＤＱ０と同一であるので、データが正常に復元されたことになる。
【００２６】
一方、ＤＱ０セル１２の出力が“１”である場合には、ＸＯＲ信号は“Ｌ”の状態になるので、ＮＡＮＤ素子３０の出力は“Ｈ”の状態になる。その結果、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ０がそのまま出力されることになる。
【００２７】
なお、セレクタ１９〜２１は、リフレッシュ信号発生回路１７の出力信号が“Ｌ”であるため、それぞれのセレクタのＮＡＮＤ素子３０の出力が“Ｈ”となり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ１セル１３〜ＤＱ３セル１５から読み出されたデータは、そのまま出力されることになる。
【００２８】
以上に説明したように既出願に係る半導体記憶装置によれば、リフレッシュ動作と読み出し動作が同時に行われた場合であっても、パリティセル１１に格納されたデータと、その他のデータとからリフレッシュ中のセルに格納されているデータを復元するようにしたので、読み出し動作とリフレッシュ動作を並行して実行することが可能になり、その結果、アクセススピードを向上させることが可能になる。
【００２９】
【発明が解決しようとする課題】
ところで、以上に説明した既出願に係る半導体記憶装置の場合、パリティセル１１に格納されているパリティを直接読み書きすることができなかったため、パリティセル１１およびそれに付随する機能（データの復元機能）が正常であるか否かを判定することが困難であるという問題点があった。
【００３０】
また、ＤＱ０セル１２〜ＤＱ３セル１５に格納されたデータを読み出す際には、リフレッシュの状況に応じてパリティによる復元処理が施されるので、格納されたデータを直接読み出すことができず、動作チェックが困難であるという問題点もあった。
【００３１】
本発明はこのような点に鑑みてなされたものであり、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置であって、動作チェックを容易に行うことができる半導体記憶装置を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、パリティ出力手段は、データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする半導体記憶装置が提供される。
【００３４】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、書き込み手段は、データ入力手段がデータを入力する端子と同一の端子を介して所望のデータを入力することを特徴とする半導体記憶装置が提供される。
【００３６】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有することを特徴とする半導体記憶装置が提供される。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図において、
データ入力手段１は、外部からデータの入力を受ける。
【００３９】
パリティ生成手段２は、データ入力手段１から入力されたデータからパリティを生成する。
記憶手段３は、データ入力手段１から入力されたデータと、パリティ生成手段２によって生成されたパリティとを記憶する。
【００４０】
リフレッシュ手段４は、記憶手段３をリフレッシュする。
読み出し手段５は、記憶手段３からデータを読み出す。
復元手段６は、読み出し手段５がデータを読み出す最中に、リフレッシュ手段４がリフレッシュの対象としている領域からのデータを、正常に読み出された他のデータと、対応するパリティとから復元する。
【００４１】
データ出力手段７は、読み出し手段５によって読み出されたデータと、復元手段６によって復元されたデータとを出力する。
パリティ出力手段８は、記憶手段３に記憶されているパリティを直接読み出して出力する。
【００４２】
次に、以上の原理図の動作について説明する。
データ入力手段１は、半導体記憶装置の外部から、書き込もうとするデータの入力を受け、記憶手段３とパリティ生成手段２とにそれぞれ供給する。
【００４３】
パリティ生成手段２は、入力されたデータの全ての排他的論理和を演算し、パリティとして出力する。
記憶手段３は、データ入力手段１から入力されたデータと、パリティ生成手段２から供給されたパリティとをそれぞれ異なる領域に格納する。
【００４４】
リフレッシュ手段４は、記憶手段３を所定の周期でリフレッシュし、記憶されているデータが喪失されるのを防止する。
読み出し手段５は、外部から与えられた読み出し要求に応じて、記憶手段３の所定の領域に格納されているデータを読み出し、復元手段６に供給する。
【００４５】
復元手段６は、記憶手段３からデータを読み出す際に、リフレッシュ手段４がリフレッシュの対象としている領域のデータについては、正常に読み出された他のデータと、パリティとの排他的論理和を演算することにより、書き込まれたデータと、読み出されたデータとが一致しているか否かを判定し、一致していない場合にはリフレッシュ中のデータの論理を反転することにより復元して出力する。
【００４６】
データ出力手段７は、復元されたデータと、他の正常なデータとを外部に出力する。
パリティ出力手段８は、外部から要求がなされた場合には、記憶手段３に記憶されているパリティを、直接読み出して外部に出力する。
【００４７】
以上のような動作により、記憶手段３に記憶されているパリティを直接読み出すことが可能になるので、データ入力手段１に対して与えるデータと、読み出されたパリティとの関係から、パリティデータが正常に生成されているか否かをチェックすることが可能になる。
【００４８】
次に、本発明の実施の形態について説明する。
図２は、本発明の第１の実施の形態の構成例を示す図である。
この図に示すように、本実施の形態の半導体記憶装置は、ＸＯＲ回路１０、パリティセル１１、ＤＱ０セル１２〜ＤＱ３セル１５、ＸＯＲ回路１６、リフレッシュ信号発生回路１７、セレクタ２５，１９〜２１によって構成されている。なお、図１５に示す既出願に係る半導体記憶装置との比較では、セレクタ１８がセレクタ２５に置換されている。その他の構成は図１５の場合と同様である。
【００４９】
ここで、ＸＯＲ回路１０は、入力されたデータＤＱ０〜ＤＱ３の排他的論理和を演算し、パリティセル１１にパリティとして書き込む。
ＤＱ０セル１２〜ＤＱ３セル１５は、入力されたデータを記憶するとともに、読み出し要求に応じてデータを読み出し、後段のセレクタ２５，１９〜２１にそれぞれ供給する。
【００５０】
リフレッシュ信号発生回路１７は、リフレッシュ信号を発生して、ＤＱ０セル１２〜ＤＱ３セル１５に供給するとともに、セレクタ２５，１９〜２１に供給する。この例では、ＤＱ０セル１２にハッチングが施されており、このセルがリフレッシュ中である。即ち、リフレッシュ信号発生回路１７から出力される信号は、セレクタ２５に対する信号のみが“Ｈ”の状態であり、その他は“Ｌ”の状態になっている。
【００５１】
セレクタ２５は、テスト信号が“Ｈ”の状態である場合には、ＸＯＲ信号およびリフレッシュ信号の状態に拘わらずパリティセル１１からのパリティを出力する。また、テスト信号が“Ｌ”の状態である場合であって、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ０セル１２からの出力を反転した信号を選択して出力する。一方、テスト信号が“Ｌ”の状態である場合であって、それ以外の場合には、ＤＱ０セル１２からの出力をそのまま出力する。
【００５２】
セレクタ１９〜２１は、ＸＯＲ回路１６の出力と、リフレッシュ信号発生回路１７の出力とがともに“Ｈ”の状態である場合には、ＤＱ１セル１３〜ＤＱ３セル１５からの出力を反転した信号を選択して出力し、それ以外の場合にはＤＱ１セル１３〜ＤＱ３セル１５からの出力をそのまま出力する。
【００５３】
図３は、セレクタ２５の詳細な構成例を示す図である。
この図に示すように、セレクタは、ＮＡＮＤ素子３０、インバータ３１，３２，３７、および、トランスファー３３〜３６によって構成されている。
【００５４】
ＮＡＮＤ素子３０は、リフレッシュ信号発生回路１７の出力信号であるリフレッシュ信号と、ＸＯＲ回路１６の出力信号であるＸＯＲ信号との論理積を反転した結果をインバータ３１と、トランスファー３３の反転入力端子と、トランスファー３４の非反転入力端子に供給する。
【００５５】
インバータ３１は、ＮＡＮＤ素子３０の出力を反転した結果をトランスファー３３の非反転入力端子と、トランスファー３４の反転入力端子に供給する。
インバータ３２は、ＤＱ０セル１２の出力を反転した結果をトランスファー３３に供給する。
【００５６】
トランスファー３３は、ＮＡＮＤ素子３０の出力が“Ｌ”の状態である場合には、インバータ３２からの信号を出力する。
トランスファー３４は、ＮＡＮＤ素子３０の出力が“Ｈ”の状態である場合には、トランスファー３５の出力、即ち、セルデータをそのまま出力する。
【００５７】
インバータ３７は、テスト信号を反転した結果をトランスファー３５の非反転入力端子と、トランスファー３６の反転入力端子に供給する。
トランスファー３５は、テスト信号が“Ｌ”の状態である場合には、セルデータをトランスファー３４に供給する。
【００５８】
トランスファー３６は、テスト信号が“Ｈ”の状態である場合には、パリティをトランスファー３４に供給する。
次に、以上の実施の形態の動作について説明する。
【００５９】
入力データＤＱ０〜ＤＱ３が入力されると、ＸＯＲ回路１０は、これらの排他的論理和を演算し、パリティセル１１に供給する。パリティセル１１は、ＸＯＲ回路１０から供給されたパリティを格納する。
【００６０】
また、ＤＱ０セル１２〜ＤＱ３セル１５は、入力データＤＱ０〜ＤＱ３をそれぞれ記憶する。なお、この例では、ＤＱ０〜ＤＱ３は全て“１”であるので、ＤＱ０セル１２〜ＤＱ３セル１５にはそれぞれ“１”が格納され、また、パリティセル１１にはＤＱ０〜ＤＱ３の全ての排他的論理和である“０”が格納される。
【００６１】
このような状態において、データの読み出しが要求された場合には、ＤＱ０セル１２〜ＤＱ３セル１５と、パリティセル１１から該当するデータが読み出されることになる。このとき、ＤＱ０セル１２がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定（？）となる。
【００６２】
ＸＯＲ回路１６は、ＤＱ０セル１２〜ＤＱ３セル１５から読み出されたデータと、パリティセル１１から読み出されたパリティとの排他的論理和を演算し、セレクタ２５，１９〜２１にＸＯＲ信号として供給する。このＸＯＲ信号は、ＤＱ０セル１２〜ＤＱ３セル１５に書き込まれたデータと、これらから読み出されたデータとが一致しない場合には“Ｈ”の状態になり、それ以外の場合には“Ｌ”の状態になる。即ち、ＸＯＲ信号が“Ｈ”である場合には読み出しエラーが発生していることを示す。
【００６３】
いまの例では、ＤＱ０が不定であり、このデータが仮に“１”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、ＸＯＲ信号は“Ｌ”になり、このデータが“０”である場合には書き込まれたデータと読み出されたデータとが一致しないためＸＯＲ信号は“Ｈ”になる。
【００６４】
テスト信号が“Ｌ”の場合について考えると、トランスファー３５が“ＯＮ”の状態になり、トランスファー３６は“ＯＦＦ”の状態になることから、実質的には図１６と同様の回路になる。このとき、ＸＯＲ信号が“Ｈ”の状態（読み出されたデータがエラーである状態）であるとすると、リフレッシュ信号発生回路１７からセレクタ２５へ供給される信号は“Ｈ”の状態であるので、ＮＡＮＤ素子３０の出力は“Ｌ”の状態になる。すると、トランスファー３３が“ＯＮ”の状態になるため、入力されたＤＱ０である“０”が反転された“１”が出力されることになる。この“１”は入力されたＤＱ０と同一であるので、データが正常に復元されたことになる。
【００６５】
一方、ＤＱ０セル１２の出力が“１”である場合には、ＸＯＲ信号は“Ｌ”の状態になるので、ＮＡＮＤ素子３０の出力は“Ｈ”の状態になり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ０がそのまま出力されることになる。
【００６６】
なお、セレクタ１９〜２１は、リフレッシュ信号発生回路１７の出力信号が“Ｌ”であるため、それぞれのセレクタのＮＡＮＤ素子３０の出力が“Ｈ”となり、トランスファー３４が“ＯＮ”の状態になるので、ＤＱ１セル１３〜ＤＱ３セル１５から読み出されたデータは、そのまま出力されることになる。
【００６７】
次に、テスト信号が“Ｈ”の状態である場合について考える。その場合には、トランスファー３６が“ＯＮ”の状態になり、一方、トランスファー３５は“ＯＦＦ”の状態になるので、パリティがトランスファー３４に供給される。
【００６８】
トランスファー３４は、ＤＱ０セル１２がリフレッシュの対象であって、読み出されたデータが誤っている場合以外は“ＯＮ”の状態であるので、トランスファー３４からはパリティが出力されることになる。
【００６９】
以上の実施の形態によれば、テスト信号を“Ｈ”の状態にすることにより、パリティセル１１に格納されているパリティを直接読み出すことが可能になるので、例えば、入力データであるＤＱ０〜ＤＱ３を適宜変更した場合に、パリティが正常に生成されているか否かを判定することが可能になる。
【００７０】
また、パリティは、ＤＱ０データが出力される端子（図示せず）から出力されるので、パリティ出力用の新たな端子を設ける必要がなくなり、端子数を増加せずにチェック機能を具備させることが可能になる。
【００７１】
なお、以上の実施の形態において、インバータ３７からの出力信号を、ＮＡＮＤ素子３０の入力端子に供給するようにしてもよい。そのような構成によれば、テスト信号が“Ｈ”の状態にされた場合には、リフレッシュおよび読み出された状態に拘わらず、常にパリティを得ることが可能になる。
【００７２】
次に、本発明の第２の実施の形態について説明する。
図４は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図１５の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【００７３】
第２の実施の形態では、図１５の場合と比較して、リフレッシュ信号発生回路１７がリフレッシュ信号発生回路２６に置換されている。その他の部分は、図１５の場合と同様である。
【００７４】
リフレッシュ信号発生回路２６は、ＤＱ０セル１２〜ＤＱ３セル１５およびセレクタ１８〜２１に対してリフレッシュ信号を生成して供給するとともに、外部から比較停止信号と、パリティチェックテスト信号ＤＱ０〜ＤＱ３が供給された場合には、指定されたセルをリフレッシュする。
【００７５】
図５は、リフレッシュ信号発生回路２６の詳細な構成例を示す図である。この図に示すように、リフレッシュ信号発生回路２６は、インバータ５０〜５４、ＮＡＮＤ素子５５〜６２によって構成されている。
【００７６】
ここで、インバータ５０〜５３は、特定のセルをリフレッシュするために外部から供給されたパリティチェックテスト信号ＤＱ０〜ＤＱ３を反転して出力する。
【００７７】
インバータ５４は、内部のリフレッシュ信号を無効にするための比較停止テスト信号を反転して出力する。
ＮＡＮＤ素子５５〜５８は、比較停止テスト信号と、内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３との論理積を反転した結果を、ＮＡＮＤ素子５９〜６２に対して出力する。
【００７８】
ＮＡＮＤ素子５９〜６２は、それぞれインバータ５０〜５３の出力とＮＡＮＤ素子５５〜５８との論理積を反転した結果をリフレッシュ信号ＤＱ０〜ＤＱ３として出力する。
【００７９】
次に、以上の実施の形態の動作について説明する。
先ず、ＤＱ０セル１２をチェックする場合について考える。その場合には、比較停止テスト信号を“Ｈ”の状態にするとともに、パリティチェックテスト信号ＤＱ０を“Ｈ”の状態にする。
【００８０】
すると、図５に示すインバータ５４の出力は“Ｌ”の状態になるため、ＮＡＮＤ素子５５〜５８の入力端子の一方は全て“Ｌ”の状態になり、これらの出力は内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３の状態に拘わらず全て“Ｈ”の状態になる。なお、内部リフレッシュアドレス信号ＤＱ０〜ＤＱ３とは内部的に生成されるリフレッシュ信号である。
【００８１】
ＮＡＮＤ素子５５〜５８の出力が“Ｈ”の状態になると、ＮＡＮＤ素子５９〜６２の入力端子の一方は全て“Ｈ”の状態になるので、インバータ５０〜５３の出力に応じて“Ｈ”または“Ｌ”が出力されることになる。
【００８２】
いまの例では、パリティチェックテスト信号ＤＱ０のみが“Ｈ”の状態であるので、インバータ５０の出力のみが“Ｌ”の状態であり、その他は全て“Ｈ”の状態となる。
【００８３】
従って、ＮＡＮＤ素子５９の出力のみが“Ｈ”の状態になり、その他の出力は全て“Ｌ”の状態になる。その結果、ＤＱ０セル１２がリフレッシュの対象となる。
【００８４】
このようにして、リフレッシュの対象となるセルを指定すれば、そのセルに関する復元機能が正常に動作しているか否かを個別的にチェックすることが可能になるので、正常に機能していないセルを繰り返しチェックすることで、出現頻度の低い不良も容易に検出することが可能になる。
【００８５】
次に、本発明の第３の実施の形態について説明する。
図６は、本発明の第３の実施の形態の構成例を示す図である。なお、この図において、図１５の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【００８６】
第３の実施の形態では、図１５の場合と比較して、ＸＯＲ回路１０がＸＯＲ回路７０に置換されている。その他の部分は、図１５の場合と同様である。
ＸＯＲ回路７０は、ＸＯＲ回路１０と同様に、ＤＱ０〜ＤＱ３の排他的論理和を演算して算出するとともに、外部から入力されるダイレクト書き込み信号が“Ｈ”の状態になった場合には、ＤＱ０信号をパリティセル１１に対して直接書き込む。
【００８７】
図７は、ＸＯＲ回路７０の詳細な構成例を示す図である。この図に示すように、ＸＯＲ回路７０は、インバータ８０、ＸＯＲ（排他的論理和）素子８１、および、トランスファー８２，８３によって構成されている。
【００８８】
インバータ８０は、ダイレクト書き込み信号を反転してトランスファー８２の反転入力端子と、トランスファー８３の非反転入力端子に供給する。
ＸＯＲ素子８１は、ＤＱ０〜ＤＱ３の排他的論理和を演算し、得られた結果をトランスファー８３に供給する。
【００８９】
トランスファー８２は、ダイレクト書き込み信号が“Ｈ”の状態である場合には、ＤＱ０をパリティ信号としてパリティセル１１に供給する。
トランスファー８３は、ダイレクト書き込み信号が“Ｌ”の状態である場合には、ＸＯＲ素子８１の出力をパリティ信号としてパリティセル１１に供給する。
【００９０】
次に、以上の実施の形態の動作について説明する。
先ず、正常なパリティを書き込む場合について説明する。ＤＱ０〜ＤＱ３の全てを“１”として書き込みを行った後、ダイレクト書き込み信号を“Ｈ”の状態にし、ＤＱ０として“０”を入力すると、図７に示すトランスファー８２が“ＯＮ”の状態になる。その結果、ＤＱ０である“０”がパリティ信号としてパリティセル１１に書き込まれることになる。
【００９１】
続いて、ＤＱ０セル１２がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル１１からは“０”が読み出され、ＤＱ１セル１３〜ＤＱ３セル１５からは全て“１”が読み出される。また、ＤＱ０セル１２については読み出されるデータは特定されないが、例えば、“０”が読み出されたとすると、これらのデータはＸＯＲ回路１６とセレクタ１８〜２１に供給される。
【００９２】
ＸＯＲ回路１６は、パリティおよびＤＱ０〜ＤＱ３の排他的論理和を演算し、演算結果をセレクタ１８〜２１に供給する。いまの例では、ＤＱ０は“０”であり、ＤＱ１〜ＤＱ３は全て“１”であり、また、パリティは“０”であるので、ＸＯＲ回路１６の出力は“１”となる。
【００９３】
リフレッシュ信号発生回路１７は、セレクタ１８に供給するリフレッシュ信号のみを“Ｈ”の状態にし、それ以外は全て“Ｌ”の状態にするので、セレクタ１９〜２１からは、読み出されたそのままのデータ“１”が出力される。
【００９４】
一方、セレクタ１８では、図１６に示す回路において、インバータ３２によって反転された信号がトランスファー３３を介して出力されるので、読み出されたデータである“０”は、最終的にはもとのデータである“１”に復元されて出力されることになる。
【００９５】
次に、正常でないパリティを書き込む場合について説明する。ＤＱ０〜ＤＱ３の全てを“１”として書き込みを行った後、ダイレクト書き込み信号を供給し、ＤＱ０として“１”を入力すると、図７に示すトランスファー８２が“ＯＮ”の状態になる。その結果、ＤＱ０である“１”がパリティ信号としてパリティセル１１に書き込まれることになる。
【００９６】
続いて、ＤＱ０セル１２がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル１１からは“１”が読み出され、ＤＱ１セル１３〜ＤＱ３セル１５からは全て“１”が読み出される。また、ＤＱ０セル１２については読み出されるデータは特定されないが、例えば、“０”が読み出されたとすると、これらのデータはＸＯＲ回路１６とセレクタ１８〜２１に供給される。
【００９７】
ＸＯＲ回路１６は、パリティおよびＤＱ０〜ＤＱ３の排他的論理和を演算し、演算結果をセレクタ１８〜２１に供給する。いまの例では、ＤＱ０は“０”であり、ＤＱ１〜ＤＱ３は全て“１”であり、また、パリティは“１”であるので、ＸＯＲ回路１６の出力は“０”となる。
【００９８】
リフレッシュ信号発生回路１７は、セレクタ１８に供給するリフレッシュ信号のみを“Ｈ”の状態にし、それ以外は全て“Ｌ”の状態にするので、セレクタ１９〜２１からは読み出されたそのままのデータ“１”が出力される。
【００９９】
一方、セレクタ１８では、図３に示すＮＡＮＤ素子３０の出力は“Ｌ”の状態になるので、ＤＱ０セル１２から読み出された“０”がトランスファー３３を介してそのまま出力されることになる。
【０１００】
その結果、この場合には、リフレッシュ中のセルのデータのみが反転して出力されることになる。従って、全てのセルから反転したデータが出力されることが確認できれば、全てのセルについての復元機能が正常に動作していることを確認することができる。
【０１０１】
また、正常なパリティを書き込んだ場合と、正常でないパリティを書き込んだ場合に分けて動作チェックを行うことにより、パリティを変更しないでチェックを行った場合よりもチェックのパターンを増加させることにより、復元機能が正常に動作しているか否かを詳細に検討することが可能になる。
【０１０２】
次に、以上の実施例を単体で使用した場合または組み合わせた場合におけるチェック方法について説明する。
先ず、第１の実施の形態を単体で使用した場合のチェック動作を説明する。
【０１０３】
図８は、第１の実施の形態を単体で使用した場合におけるチェック動作の処理の流れを説明するフローチャートである。このフローチャートでは、入力データとしてＤＱ０〜ＤＱ３を通常に与えてパリティを生成させ、パリティセル１１に書き込まれているパリティを、直接読み出して検証しようとするものである。このフローチャートが開始されると、以下のステップが実行される。
【０１０４】
ステップＳ１０：
半導体記憶装置に対して入力データＤＱ０〜ＤＱ３を書き込む。その結果、ＤＱ０セル１２〜ＤＱ３セル１５に対してそれぞれ入力データＤＱ０〜ＤＱ３が書き込まれるとともに、パリティセル１１にはＸＯＲ回路１０から供給されたパリティが書き込まれる。
【０１０５】
ステップＳ１１：
半導体記憶装置のセレクタ２５に対してテスト信号を入力する。その結果、トランスファー３６が“ＯＮ”の状態になり、パリティデータが直接出力される状態となる。
【０１０６】
ステップＳ１２：
半導体記憶装置からＤＱ０を読み出す。
ステップＳ１３：
半導体記憶装置から読み出したＤＱ０、即ち、パリティが正常であるか否かを検討する。なお、読み出されたパリティは、入力データＤＱ０〜ＤＱ３の排他的論理和を演算したものに等しい筈であるから、入力データＤＱ０〜ＤＱ３の排他的論理和と、読み出したパリティとが等しいか否かを判定し、等しい場合には正常であるとしてステップＳ１４に進み、それ以外の場合にはステップＳ１５に進む。
【０１０７】
ステップＳ１４：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１０８】
ステップＳ１５：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１０９】
以上の処理によれば、通常の動作モードにて、入力データＤＱ０〜ＤＱ３を入力してパリティを生成し、テスト信号を供給することにより、パリティセル１１に格納されているパリティを直接読み出して、検証することが可能になる。
【０１１０】
次に、第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態について説明する。第１の実施の形態では、パリティセル１１からパリティを直接読み出すことが可能となり、また、第２の実施の形態では、パリティセル１１に対して任意のデータを直接書き込むことが可能になる。そこで、これらを組み合わせることにより、パリティセル１１に対して任意のデータを書き込んで、直接読み出すことが可能となり、パリティセル１１が正常に動作しているか否かをチェックすることが可能になる。
【０１１１】
図９は、第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【０１１２】
ステップＳ２０：
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図７に示すトランスファー８２が“ＯＮ”の状態になり、入力データＤＱ０がパリティセル１１に対して直接書き込まれることになる。
【０１１３】
ステップＳ２１：
半導体記憶装置に対して任意のＤＱ０を書き込む。ステップＳ２０の処理の結果、ダイレクト書き込み信号によってトランスファー８２が“ＯＮ”の状態になっているので、ＤＱ０はパリティセル１１に対して、直接書き込まれることになる。
【０１１４】
ステップＳ２２：
半導体記憶装置に対してテスト信号を入力する。その結果、図３に示すトランスファー３６が“ＯＮ”の状態になり、パリティがＤＱ０端子から外部へ直接読み出し可能な状態になる。
【０１１５】
ステップＳ２３：
半導体記憶装置からＤＱ０を読み出す。その結果、トランスファー３６を介してパリティをパリティセル１１から直接読み出すことが可能になる。
【０１１６】
ステップＳ２４：
半導体記憶装置から読み出したパリティと、書き込んだパリティ（ＤＱ０）とが等しいか否かを判定し、等しい場合にはステップＳ２５に進み、それ以外の場合にはステップＳ２６に進む。
【０１１７】
ステップＳ２５：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１１８】
ステップＳ２６：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１１９】
以上の処理によれば、パリティセル１１に対して直接データを書き込むとともに、パリティを直接読み出して読み書きされたデータが正常であるか否かを検証することが可能になる。
【０１２０】
次に、第２の実施の形態と第３の実施の形態を組み合わせた第４の実施の形態による検査方法について説明する。第２の実施の形態では、リフレッシュの対象となるセルを選択することができ、また、第３の実施の形態ではパリティセル１１に対してデータを直接書き込むことが可能になる。従って、これらを組み合わせることにより、パリティセル１１に対して任意のデータを書き込むとともに、任意のセルをリフレッシュの対象として指定することにより、データの復元機能が各セル単位で正常に機能しているか否かをチェックすることが可能になる。
【０１２１】
図１０は、第３の実施の形態と第４の実施の形態を組み合わせた第５の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【０１２２】
ステップＳ３０：
半導体記憶装置に対して任意の入力データＤＱ０〜ＤＱ３を書き込む。
ステップＳ３１：
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図７に示すトランスファー８２が“ＯＮ”の状態になるので、入力データＤＱ０がパリティセル１１に対して直接供給される状態になる。
【０１２３】
ステップＳ３２：
半導体記憶装置に対して任意のデータＤＱ０を書き込む。その結果、データＤＱ０は、トランスファー８２を介してパリティセル１１に対して直接書き込まれることになる。
【０１２４】
ステップＳ３３：
半導体記憶装置に対して比較停止テスト信号を供給するとともに、パリティチェックテスト信号を入力して任意のセルをリフレッシュの対象として選択する。例えば、ＤＱ０セル１２をリフレッシュの対象にするには、先ず、比較停止テスト信号を入力するとともに、パリティチェックテスト信号ＤＱ０信号を供給する。その結果、ＮＡＮＤ素子５５〜５８からの出力は全て“Ｈ”の状態になり、ＮＡＮＤ素子５９からはパリティチェックテスト信号ＤＱ０に応じたリフレッシュ信号が出力される。
【０１２５】
ステップＳ３４：
半導体記憶装置からステップＳ３２においてリフレッシュの対象としたブロックからデータを読み出す。いまの例では、ＤＱ０セル１２をリフレッシュの対象として選択したので、ＤＱ０が読み出される。
【０１２６】
ステップＳ３５：
半導体記憶装置から、リフレッシュの対象として選択したブロックのデータを読み出し、読み出されたデータが正常であるか否かを判定する。即ち、ステップＳ３０において入力したデータＤＱ０〜ＤＱ３およびステップＳ３２において書き込んだパリティとの関係に基づいて、読み出したデータが正常であるか否かを判定し、正常である場合にはステップＳ３６に進み、それ以外の場合にはステップＳ３７に進む。
【０１２７】
ステップＳ３６：
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【０１２８】
ステップＳ３７：
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【０１２９】
ステップＳ３８：
全てのブロックに対するチェックが終了したか否かを判定し、終了していないと判定した場合にはステップＳ３０に戻って同様の処理を繰り返し、それ以外の場合には処理を終了する。
【０１３０】
以上の処理によれば、パリティを直接パリティセルに書き込むとともに、リフレッシュの対象とするセルを選択するようにしたので、選択したセルに関するデータの復元機能が正常に動作しているか否かを検証することが可能になる。
【０１３１】
なお、以上に示した回路は、ほんの一例であり、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
【０１３２】
【発明の効果】
以上説明したように本発明では、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、を設けるようにしたので、パリティが正常に生成されているか否かをチェックすることが可能になる。
【０１３３】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、を設けるようにしたので、パリティを任意に設定してデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【０１３４】
更に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じた所定の領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を設けるようにしたので、リフレッシュの対象を適宜選択することにより、目的の対象に対するデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示すセレクタの詳細な構成例を示す図である。
【図４】本発明の第２の実施の形態の構成例を示す図である。
【図５】図４に示すリフレッシュ信号発生回路の詳細な構成例を示す図である。
【図６】本発明の第３の実施の形態の構成例を示す図である。
【図７】図６に示すＸＯＲ回路の詳細な構成例を示す図である。
【図８】第１の実施の形態を単体で使用した場合のチェック動作の処理の流れを説明するフローチャートである。
【図９】第１の実施の形態と第２の実施の形態を組み合わせた第３の実施の形態の動作について説明するフローチャートである。
【図１０】第３の実施の形態と第４の実施の形態を組み合わせた第５の実施の形態の動作について説明するフローチャートである。
【図１１】既出願に係る半導体記憶装置の動作原理を示す図である。
【図１２】既出願に係る半導体記憶装置におけるメモリアレイからのデータの読み出し動作を説明する図である。
【図１３】既出願に係る半導体記憶装置におけるリフレッシュ動作について説明する図である。
【図１４】既出願に係る半導体記憶装置におけるリフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【図１５】既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
【図１６】図１５に示すセレクタの詳細な構成例を示す図である。
【符号の説明】
１ データ入力手段
２ パリティ生成手段
３ 記憶手段
４ リフレッシュ手段
５ 読み出し手段
６ 復元手段
７ データ出力手段
８ パリティ出力手段
１０ ＸＯＲ回路
１１ パリティセル
１２〜１５ ＤＱ０〜ＤＱ３セル
１６ ＸＯＲ回路
１７ リフレッシュ信号発生回路
１８〜２１ セレクタ
２６ リフレッシュ信号発生回路
７０ ＸＯＲ回路
Claims (9)
- データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
外部からデータの入力を受けるデータ入力手段と、
前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
前記記憶手段をリフレッシュするリフレッシュ手段と、
前記記憶手段からデータを読み出す読み出し手段と、
前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
前記記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、
外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
を有し、
前記パリティ出力手段は、前記データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする半導体記憶装置。 - データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
外部からデータの入力を受けるデータ入力手段と、
前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
前記記憶手段をリフレッシュするリフレッシュ手段と、
前記記憶手段からデータを読み出す読み出し手段と、
前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、
外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
を有し、
前記書き込み手段は、前記データ入力手段がデータを入力する端子と同一の端子を介して前記所望のデータを入力することを特徴とする半導体記憶装置。 - 前記記憶手段に記憶されている前記パリティを読み出して直接出力するパリティ出力手段を更に有することを特徴とする請求項２記載の半導体記憶装置。
- データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
外部からデータの入力を受けるデータ入力手段と、
前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
前記記憶手段をリフレッシュするリフレッシュ手段と、
前記記憶手段からデータを読み出す読み出し手段と、
前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
を有することを特徴とする半導体記憶装置。 - 前記制御手段は、前記記憶手段の全ての領域に対するリフレッシュ動作を停止させ、
前記データ出力手段は、パリティによる復元がなされていないデータを出力する、
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記制御手段は、外部から指定された所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御し、
前記データ出力手段は、所定の記憶領域がリフレッシュの対象とされ、その記憶領域に係るデータがパリティによって復元されて得られたデータを出力する、
ことを特徴とする請求項４記載の半導体記憶装置。 - 前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段を更に有し、
前記制御手段は、外部から指定された所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御することを特徴とする請求項４記載の半導体記憶装置。 - 前記記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段を更に有し、
前記パリティ出力手段は、前記データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする請求項４記載の半導体記憶装置。 - 前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段を更に有し、
前記書き込み手段は、前記データ入力手段がデータを入力する端子と同一の端子を介して前記所望のデータを入力することを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119439A JP4782302B2 (ja) | 2001-04-18 | 2001-04-18 | 半導体記憶装置 |
| US10/046,754 US6922750B2 (en) | 2001-04-18 | 2002-01-17 | Semiconductor memory device capable of simultaneously reading data and refreshing data |
| TW091100657A TW546657B (en) | 2001-04-18 | 2002-01-17 | Semiconductor memory device |
| EP02250447A EP1251522A3 (en) | 2001-04-18 | 2002-01-23 | Semiconductor memory device |
| KR1020020007134A KR100823013B1 (ko) | 2001-04-18 | 2002-02-07 | 반도체 기억 장치 |
| CN021035644A CN1381847B (zh) | 2001-04-18 | 2002-02-07 | 半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001119439A JP4782302B2 (ja) | 2001-04-18 | 2001-04-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002313077A JP2002313077A (ja) | 2002-10-25 |
| JP4782302B2 true JP4782302B2 (ja) | 2011-09-28 |
Family
ID=18969658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001119439A Expired - Fee Related JP4782302B2 (ja) | 2001-04-18 | 2001-04-18 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6922750B2 (ja) |
| EP (1) | EP1251522A3 (ja) |
| JP (1) | JP4782302B2 (ja) |
| KR (1) | KR100823013B1 (ja) |
| CN (1) | CN1381847B (ja) |
| TW (1) | TW546657B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4664208B2 (ja) * | 2003-08-18 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの動作方法 |
| KR100511047B1 (ko) | 2003-12-08 | 2005-08-30 | 삼성전자주식회사 | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 |
| JP4569182B2 (ja) * | 2004-03-19 | 2010-10-27 | ソニー株式会社 | 半導体装置 |
| US7833575B2 (en) * | 2005-11-08 | 2010-11-16 | Gupta Laxmi C | Methods for applying fire retardant systems, compositions and uses |
| KR100852191B1 (ko) * | 2007-02-16 | 2008-08-13 | 삼성전자주식회사 | 에러 정정 기능을 가지는 반도체 메모리 장치 및 에러 정정방법 |
| KR101094402B1 (ko) | 2009-12-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템 |
| CN102420017A (zh) * | 2011-09-28 | 2012-04-18 | 上海宏力半导体制造有限公司 | 检测存储器记忆能力的方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120699A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0612613B2 (ja) | 1986-03-18 | 1994-02-16 | 富士通株式会社 | 半導体記憶装置 |
| JPH01200455A (ja) * | 1988-02-05 | 1989-08-11 | Sharp Corp | パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法 |
| JPH0440697A (ja) * | 1990-06-06 | 1992-02-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04132093A (ja) * | 1990-09-21 | 1992-05-06 | Toshiba Corp | 半導体記憶装置 |
| JP2968134B2 (ja) | 1991-11-27 | 1999-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2830730B2 (ja) * | 1994-02-28 | 1998-12-02 | 日本電気株式会社 | ダイナミックメモリ |
| US6108229A (en) | 1996-05-24 | 2000-08-22 | Shau; Jeng-Jye | High performance embedded semiconductor memory device with multiple dimension first-level bit-lines |
| CN1137491C (zh) * | 1998-03-30 | 2004-02-04 | 西门子公司 | 动态随机存取存储器中的译码自动刷新模式 |
| JP3938842B2 (ja) * | 2000-12-04 | 2007-06-27 | 富士通株式会社 | 半導体記憶装置 |
| JP4001724B2 (ja) * | 2001-03-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
-
2001
- 2001-04-18 JP JP2001119439A patent/JP4782302B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-17 US US10/046,754 patent/US6922750B2/en not_active Expired - Fee Related
- 2002-01-17 TW TW091100657A patent/TW546657B/zh not_active IP Right Cessation
- 2002-01-23 EP EP02250447A patent/EP1251522A3/en not_active Withdrawn
- 2002-02-07 CN CN021035644A patent/CN1381847B/zh not_active Expired - Fee Related
- 2002-02-07 KR KR1020020007134A patent/KR100823013B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100823013B1 (ko) | 2008-04-17 |
| EP1251522A2 (en) | 2002-10-23 |
| KR20030010465A (ko) | 2003-02-05 |
| US20020156967A1 (en) | 2002-10-24 |
| CN1381847B (zh) | 2010-05-12 |
| US6922750B2 (en) | 2005-07-26 |
| TW546657B (en) | 2003-08-11 |
| JP2002313077A (ja) | 2002-10-25 |
| EP1251522A3 (en) | 2004-03-17 |
| CN1381847A (zh) | 2002-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8433960B2 (en) | Semiconductor memory and method for testing the same | |
| JP3924539B2 (ja) | データストアをテストするテスト方法 | |
| US11694762B2 (en) | Memory device with a memory repair mechanism and methods for operating the same | |
| KR20080077948A (ko) | 패리티 셀 어레이를 구비한 메모리 회로 | |
| JPH0378200A (ja) | 半導体記憶装置 | |
| KR100718518B1 (ko) | 반도체 기억 장치 | |
| JP4322694B2 (ja) | 半導体記憶装置および半導体記憶装置のリフレッシュ方法 | |
| EP3509066A1 (en) | Real-time update method of a differential memory with continuous reading accessibility, differential memory and electronic system | |
| JP4569182B2 (ja) | 半導体装置 | |
| JP4782302B2 (ja) | 半導体記憶装置 | |
| US20080298154A1 (en) | Semiconductor memory device | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| JP4001724B2 (ja) | 半導体記憶装置 | |
| CN115349149A (zh) | 使用存储器内建自测试的参考位测试和修复 | |
| KR20010040999A (ko) | 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 | |
| JP4724722B2 (ja) | 集積回路半導体ランダムアクセス・メモリ装置 | |
| JP3938298B2 (ja) | パリティセルアレイを有するメモリ回路 | |
| JPH0440697A (ja) | 半導体記憶装置 | |
| JPS6366798A (ja) | 半導体記憶装置 | |
| TWI841987B (zh) | 電路模擬方法、測試裝置、電子設備及介質 | |
| KR100496773B1 (ko) | 낸드형 플래시 메모리의 테스트 장치 및 방법 | |
| US11636909B2 (en) | Memory device and memory system controlling generation of data strobe signal based on executing a test | |
| KR100361320B1 (ko) | 낸드형 플래시 메모리의 테스트 장치 | |
| JP4922506B2 (ja) | 半導体メモリ試験装置 | |
| JP3655658B2 (ja) | 数値制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080212 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101217 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110607 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110614 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110707 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |