JP4782302B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4782302B2
JP4782302B2 JP2001119439A JP2001119439A JP4782302B2 JP 4782302 B2 JP4782302 B2 JP 4782302B2 JP 2001119439 A JP2001119439 A JP 2001119439A JP 2001119439 A JP2001119439 A JP 2001119439A JP 4782302 B2 JP4782302 B2 JP 4782302B2
Authority
JP
Japan
Prior art keywords
data
parity
refresh
read
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001119439A
Other languages
English (en)
Other versions
JP2002313077A (ja
Inventor
正樹 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2001119439A priority Critical patent/JP4782302B2/ja
Priority to US10/046,754 priority patent/US6922750B2/en
Priority to TW091100657A priority patent/TW546657B/zh
Priority to EP02250447A priority patent/EP1251522A3/en
Priority to KR1020020007134A priority patent/KR100823013B1/ko
Priority to CN021035644A priority patent/CN1381847B/zh
Publication of JP2002313077A publication Critical patent/JP2002313077A/ja
Application granted granted Critical
Publication of JP4782302B2 publication Critical patent/JP4782302B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Memory System (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置に関する。
【0002】
【従来の技術】
いわゆるDRAM(Dynamic Random Access Memory)は、メモリセルをリフレッシュする必要があるため、従来においては、外部からのアクセスを一旦停止し、リフレッシュを行っていた。
【0003】
しかしながら、外部からのアクセスを一旦停止すると、その分だけアクセスに対する応答時間が延長されてしまうため、高速なアクセスを要求される場合には不利になってしまう。
【0004】
そこで、本出願人は、リフレッシュ中においても外部からアクセスが可能となる半導体記憶装置(以下、既出願に係る半導体記憶装置と称す)を提案している。
【0005】
図11は、既出願に係る半導体記憶装置の動作原理を示す図である。この図に示すように、既出願に係る半導体記憶装置は、16個のサブブロックからなるメモリアレイと、4個のサブブロックからなるパリティアレイとから構成されている。
【0006】
ここで、各サブブロックは、メモリセルがマトリクス状に配置されてなるセルアレイ、S/A(Sense Amplifier)、および、デコーダによって構成されている。
【0007】
また、メモリアレイを構成するサブブロックは通常のデータを、パリティアレイを構成するサブブロックはパリティを格納している。
図12は、メモリアレイからのデータの読み出し動作を説明する図である。この図に示すように、データを読み出す際には、行方向に連続するサブブロック(塗りつぶされているサブブロック)を対象としてデータD1〜D4を読み出す。
【0008】
図13は、リフレッシュ動作について説明する図である。このように、既出願に係る半導体記憶装置では、サブブロックを1個ずつ順番にリフレッシュする。この図の例では、ハッチングが施されているサブブロック2−3がリフレッシュの対象となっている。なお、具体的な動作例としては、例えば、サブブロックを1行ずつ左側から右側へリフレッシュし、1行に含まれる全てのサブブロックのリフレッシュが終了した場合には次の行のリフレッシュを実行する、といった具合である。
【0009】
図14は、リフレッシュ動作と、データの読み出し動作を並行して実行する場合において、リフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【0010】
この図の例では、メモリアレイのサブブロック2−1〜2−4がデータの読み出し対象となっており、また、サブブロック2−3が、リフレッシュの対象になっている。
【0011】
このような場合には、サブブロック2−3からはデータを読み出すことができないので、既出願に係る半導体記憶装置では、サブブロック2−1,2−2,2−4から出力されるデータと、サブブロック2Pから読み出されたパリティとをデータ復元回路200に供給し、これらからサブブロック2−3のデータを復元するように構成していた。
【0012】
図15は、既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
この図に示すように、既出願に係る半導体記憶装置は、XOR回路10、パリティセル11、DQ0セル12〜DQ3セル15、XOR回路16、リフレッシュ信号発生回路17、セレクタ18〜21によって構成されている。
【0013】
ここで、XOR回路10は、入力されたデータDQ0〜DQ3の排他的論理和を演算し、得られた結果をパリティとしてパリティセル11に書き込む。
DQ0セル12〜DQ3セル15は、入力されたデータを記憶するとともに、読み出し要求に応じて読み出したデータを後段のセレクタ18〜21に供給する。
【0014】
リフレッシュ信号発生回路17は、DQ0セル12〜DQ3セル15をリフレッシュするためのリフレッシュ信号を発生し、セレクタ18〜21に供給する。この例では、DQ0セル12にハッチングが施されており、このセルがリフレッシュ中であるので、リフレッシュ信号発生回路17から出力される信号は、セレクタ18に対する出力のみが“H”の状態であり、その他は“L”の状態になっている。
【0015】
セレクタ18〜21は、XOR回路16の出力と、リフレッシュ信号発生回路17の出力とがともに“H”の状態である場合には、DQ0セル12〜DQ3セル15からの出力を反転した信号を選択して出力し、それ以外の場合にはDQ0セル12〜DQ3セル15からの出力をそのまま出力する。
【0016】
図16は、セレクタ18〜21の詳細な構成例を示す図である。
この図に示すように、セレクタは、NAND素子30、インバータ31,32、および、トランスファー33,34によって構成されている。
【0017】
NAND素子30は、リフレッシュ信号発生回路17の出力信号(以下、リフレッシュ信号と称す)とXOR回路16の出力信号(以下、XOR信号と称す)との論理積を反転した結果を、インバータ31とトランスファー33の反転入力端子と、トランスファー34の非反転入力端子とに供給する。
【0018】
インバータ31は、NAND素子30の出力を反転した結果をトランスファー33の非反転入力端子と、トランスファー34の反転入力端子に供給する。
インバータ32は、対応するセル(DQ0セル12〜DQ3セル15の何れか)の出力を反転した結果をトランスファー33に供給する。
【0019】
トランスファー33は、NAND素子30の出力が“L”の状態である場合には、インバータ32からの信号を出力する。
トランスファー34は、NAND素子30の出力が“H”の状態である場合には、セルデータをそのまま出力する。
【0020】
次に、以上に示す既出願に係る半導体記憶装置の動作について説明する。
入力データDQ0〜DQ3が入力されると、XOR回路10は、これらの排他的論理和を演算し、パリティセル11に供給する。パリティセル11は、XOR回路10からの出力をパリティとして格納する。
【0021】
また、DQ0セル12〜DQ3セル15は、入力データDQ0〜DQ3をそれぞれ記憶する。なお、この例では、DQ0〜DQ3は全て“1”であるので、DQ0セル12〜DQ3セル15にはそれぞれ“1”が格納され、また、パリティセル11にはDQ0〜DQ3の全ての排他的論理和である“0”が格納される。
【0022】
このような状態において、データの読み出しが要求された場合には、DQ0セル12〜DQ3セル15と、パリティセル11から該当するデータが読み出されることになる。このとき、DQ0セル12がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定(?)となる。
【0023】
XOR回路16は、DQ0セル12〜DQ3セル15から読み出されたデータと、パリティセル11から読み出されたパリティとの排他的論理和を演算し、セレクタ18〜21にXOR信号として供給する。このXOR信号は、DQ0セル12〜DQ3セル15に書き込まれたデータと、読み出されたデータとが一致しない場合には“H”の状態になり、それ以外の場合には“L”の状態になる。即ち、XOR信号が“H”である場合にはエラーが発生していることを示す。
【0024】
いまの例では、DQ0が不定であり、このデータが“1”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、XOR信号は“L”になり、一方、このデータが“0”であるならば、書き込まれたデータと読み出されたデータとが一致しないためXOR信号は“H”になる。
【0025】
XOR信号が“H”の状態の場合を考えると、リフレッシュ信号発生回路17からセレクタ18へ供給される信号は“H”の状態であるので、NAND素子30の出力は“L”の状態になる。その結果、トランスファー33が“ON”の状態になるため、入力されたDQ0である“0”が反転された“1”が出力されることになる。この“1”は入力されたDQ0と同一であるので、データが正常に復元されたことになる。
【0026】
一方、DQ0セル12の出力が“1”である場合には、XOR信号は“L”の状態になるので、NAND素子30の出力は“H”の状態になる。その結果、トランスファー34が“ON”の状態になるので、DQ0がそのまま出力されることになる。
【0027】
なお、セレクタ19〜21は、リフレッシュ信号発生回路17の出力信号が“L”であるため、それぞれのセレクタのNAND素子30の出力が“H”となり、トランスファー34が“ON”の状態になるので、DQ1セル13〜DQ3セル15から読み出されたデータは、そのまま出力されることになる。
【0028】
以上に説明したように既出願に係る半導体記憶装置によれば、リフレッシュ動作と読み出し動作が同時に行われた場合であっても、パリティセル11に格納されたデータと、その他のデータとからリフレッシュ中のセルに格納されているデータを復元するようにしたので、読み出し動作とリフレッシュ動作を並行して実行することが可能になり、その結果、アクセススピードを向上させることが可能になる。
【0029】
【発明が解決しようとする課題】
ところで、以上に説明した既出願に係る半導体記憶装置の場合、パリティセル11に格納されているパリティを直接読み書きすることができなかったため、パリティセル11およびそれに付随する機能(データの復元機能)が正常であるか否かを判定することが困難であるという問題点があった。
【0030】
また、DQ0セル12〜DQ3セル15に格納されたデータを読み出す際には、リフレッシュの状況に応じてパリティによる復元処理が施されるので、格納されたデータを直接読み出すことができず、動作チェックが困難であるという問題点もあった。
【0031】
本発明はこのような点に鑑みてなされたものであり、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置であって、動作チェックを容易に行うことができる半導体記憶装置を提供することを目的とする。
【0032】
【課題を解決するための手段】
本発明では上記課題を解決するために、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、パリティ出力手段は、データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする半導体記憶装置が提供される。
【0034】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有し、書き込み手段は、データ入力手段がデータを入力する端子と同一の端子を介して所望のデータを入力することを特徴とする半導体記憶装置が提供される。
【0036】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を有することを特徴とする半導体記憶装置が提供される。
【0038】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の動作原理を説明する原理図である。この図において、
データ入力手段1は、外部からデータの入力を受ける。
【0039】
パリティ生成手段2は、データ入力手段1から入力されたデータからパリティを生成する。
記憶手段3は、データ入力手段1から入力されたデータと、パリティ生成手段2によって生成されたパリティとを記憶する。
【0040】
リフレッシュ手段4は、記憶手段3をリフレッシュする。
読み出し手段5は、記憶手段3からデータを読み出す。
復元手段6は、読み出し手段5がデータを読み出す最中に、リフレッシュ手段4がリフレッシュの対象としている領域からのデータを、正常に読み出された他のデータと、対応するパリティとから復元する。
【0041】
データ出力手段7は、読み出し手段5によって読み出されたデータと、復元手段6によって復元されたデータとを出力する。
パリティ出力手段8は、記憶手段3に記憶されているパリティを直接読み出して出力する。
【0042】
次に、以上の原理図の動作について説明する。
データ入力手段1は、半導体記憶装置の外部から、書き込もうとするデータの入力を受け、記憶手段3とパリティ生成手段2とにそれぞれ供給する。
【0043】
パリティ生成手段2は、入力されたデータの全ての排他的論理和を演算し、パリティとして出力する。
記憶手段3は、データ入力手段1から入力されたデータと、パリティ生成手段2から供給されたパリティとをそれぞれ異なる領域に格納する。
【0044】
リフレッシュ手段4は、記憶手段3を所定の周期でリフレッシュし、記憶されているデータが喪失されるのを防止する。
読み出し手段5は、外部から与えられた読み出し要求に応じて、記憶手段3の所定の領域に格納されているデータを読み出し、復元手段6に供給する。
【0045】
復元手段6は、記憶手段3からデータを読み出す際に、リフレッシュ手段4がリフレッシュの対象としている領域のデータについては、正常に読み出された他のデータと、パリティとの排他的論理和を演算することにより、書き込まれたデータと、読み出されたデータとが一致しているか否かを判定し、一致していない場合にはリフレッシュ中のデータの論理を反転することにより復元して出力する。
【0046】
データ出力手段7は、復元されたデータと、他の正常なデータとを外部に出力する。
パリティ出力手段8は、外部から要求がなされた場合には、記憶手段3に記憶されているパリティを、直接読み出して外部に出力する。
【0047】
以上のような動作により、記憶手段3に記憶されているパリティを直接読み出すことが可能になるので、データ入力手段1に対して与えるデータと、読み出されたパリティとの関係から、パリティデータが正常に生成されているか否かをチェックすることが可能になる。
【0048】
次に、本発明の実施の形態について説明する。
図2は、本発明の第1の実施の形態の構成例を示す図である。
この図に示すように、本実施の形態の半導体記憶装置は、XOR回路10、パリティセル11、DQ0セル12〜DQ3セル15、XOR回路16、リフレッシュ信号発生回路17、セレクタ25,19〜21によって構成されている。なお、図15に示す既出願に係る半導体記憶装置との比較では、セレクタ18がセレクタ25に置換されている。その他の構成は図15の場合と同様である。
【0049】
ここで、XOR回路10は、入力されたデータDQ0〜DQ3の排他的論理和を演算し、パリティセル11にパリティとして書き込む。
DQ0セル12〜DQ3セル15は、入力されたデータを記憶するとともに、読み出し要求に応じてデータを読み出し、後段のセレクタ25,19〜21にそれぞれ供給する。
【0050】
リフレッシュ信号発生回路17は、リフレッシュ信号を発生して、DQ0セル12〜DQ3セル15に供給するとともに、セレクタ25,19〜21に供給する。この例では、DQ0セル12にハッチングが施されており、このセルがリフレッシュ中である。即ち、リフレッシュ信号発生回路17から出力される信号は、セレクタ25に対する信号のみが“H”の状態であり、その他は“L”の状態になっている。
【0051】
セレクタ25は、テスト信号が“H”の状態である場合には、XOR信号およびリフレッシュ信号の状態に拘わらずパリティセル11からのパリティを出力する。また、テスト信号が“L”の状態である場合であって、XOR回路16の出力と、リフレッシュ信号発生回路17の出力とがともに“H”の状態である場合には、DQ0セル12からの出力を反転した信号を選択して出力する。一方、テスト信号が“L”の状態である場合であって、それ以外の場合には、DQ0セル12からの出力をそのまま出力する。
【0052】
セレクタ19〜21は、XOR回路16の出力と、リフレッシュ信号発生回路17の出力とがともに“H”の状態である場合には、DQ1セル13〜DQ3セル15からの出力を反転した信号を選択して出力し、それ以外の場合にはDQ1セル13〜DQ3セル15からの出力をそのまま出力する。
【0053】
図3は、セレクタ25の詳細な構成例を示す図である。
この図に示すように、セレクタは、NAND素子30、インバータ31,32,37、および、トランスファー33〜36によって構成されている。
【0054】
NAND素子30は、リフレッシュ信号発生回路17の出力信号であるリフレッシュ信号と、XOR回路16の出力信号であるXOR信号との論理積を反転した結果をインバータ31と、トランスファー33の反転入力端子と、トランスファー34の非反転入力端子に供給する。
【0055】
インバータ31は、NAND素子30の出力を反転した結果をトランスファー33の非反転入力端子と、トランスファー34の反転入力端子に供給する。
インバータ32は、DQ0セル12の出力を反転した結果をトランスファー33に供給する。
【0056】
トランスファー33は、NAND素子30の出力が“L”の状態である場合には、インバータ32からの信号を出力する。
トランスファー34は、NAND素子30の出力が“H”の状態である場合には、トランスファー35の出力、即ち、セルデータをそのまま出力する。
【0057】
インバータ37は、テスト信号を反転した結果をトランスファー35の非反転入力端子と、トランスファー36の反転入力端子に供給する。
トランスファー35は、テスト信号が“L”の状態である場合には、セルデータをトランスファー34に供給する。
【0058】
トランスファー36は、テスト信号が“H”の状態である場合には、パリティをトランスファー34に供給する。
次に、以上の実施の形態の動作について説明する。
【0059】
入力データDQ0〜DQ3が入力されると、XOR回路10は、これらの排他的論理和を演算し、パリティセル11に供給する。パリティセル11は、XOR回路10から供給されたパリティを格納する。
【0060】
また、DQ0セル12〜DQ3セル15は、入力データDQ0〜DQ3をそれぞれ記憶する。なお、この例では、DQ0〜DQ3は全て“1”であるので、DQ0セル12〜DQ3セル15にはそれぞれ“1”が格納され、また、パリティセル11にはDQ0〜DQ3の全ての排他的論理和である“0”が格納される。
【0061】
このような状態において、データの読み出しが要求された場合には、DQ0セル12〜DQ3セル15と、パリティセル11から該当するデータが読み出されることになる。このとき、DQ0セル12がリフレッシュの対象になっていたとすると、このセルからはデータを正常に読み出すことができないので、読み出されたデータは不定(?)となる。
【0062】
XOR回路16は、DQ0セル12〜DQ3セル15から読み出されたデータと、パリティセル11から読み出されたパリティとの排他的論理和を演算し、セレクタ25,19〜21にXOR信号として供給する。このXOR信号は、DQ0セル12〜DQ3セル15に書き込まれたデータと、これらから読み出されたデータとが一致しない場合には“H”の状態になり、それ以外の場合には“L”の状態になる。即ち、XOR信号が“H”である場合には読み出しエラーが発生していることを示す。
【0063】
いまの例では、DQ0が不定であり、このデータが仮に“1”であるならば、書き込まれたデータと読み出されたデータは全て一致するため、XOR信号は“L”になり、このデータが“0”である場合には書き込まれたデータと読み出されたデータとが一致しないためXOR信号は“H”になる。
【0064】
テスト信号が“L”の場合について考えると、トランスファー35が“ON”の状態になり、トランスファー36は“OFF”の状態になることから、実質的には図16と同様の回路になる。このとき、XOR信号が“H”の状態(読み出されたデータがエラーである状態)であるとすると、リフレッシュ信号発生回路17からセレクタ25へ供給される信号は“H”の状態であるので、NAND素子30の出力は“L”の状態になる。すると、トランスファー33が“ON”の状態になるため、入力されたDQ0である“0”が反転された“1”が出力されることになる。この“1”は入力されたDQ0と同一であるので、データが正常に復元されたことになる。
【0065】
一方、DQ0セル12の出力が“1”である場合には、XOR信号は“L”の状態になるので、NAND素子30の出力は“H”の状態になり、トランスファー34が“ON”の状態になるので、DQ0がそのまま出力されることになる。
【0066】
なお、セレクタ19〜21は、リフレッシュ信号発生回路17の出力信号が“L”であるため、それぞれのセレクタのNAND素子30の出力が“H”となり、トランスファー34が“ON”の状態になるので、DQ1セル13〜DQ3セル15から読み出されたデータは、そのまま出力されることになる。
【0067】
次に、テスト信号が“H”の状態である場合について考える。その場合には、トランスファー36が“ON”の状態になり、一方、トランスファー35は“OFF”の状態になるので、パリティがトランスファー34に供給される。
【0068】
トランスファー34は、DQ0セル12がリフレッシュの対象であって、読み出されたデータが誤っている場合以外は“ON”の状態であるので、トランスファー34からはパリティが出力されることになる。
【0069】
以上の実施の形態によれば、テスト信号を“H”の状態にすることにより、パリティセル11に格納されているパリティを直接読み出すことが可能になるので、例えば、入力データであるDQ0〜DQ3を適宜変更した場合に、パリティが正常に生成されているか否かを判定することが可能になる。
【0070】
また、パリティは、DQ0データが出力される端子(図示せず)から出力されるので、パリティ出力用の新たな端子を設ける必要がなくなり、端子数を増加せずにチェック機能を具備させることが可能になる。
【0071】
なお、以上の実施の形態において、インバータ37からの出力信号を、NAND素子30の入力端子に供給するようにしてもよい。そのような構成によれば、テスト信号が“H”の状態にされた場合には、リフレッシュおよび読み出された状態に拘わらず、常にパリティを得ることが可能になる。
【0072】
次に、本発明の第2の実施の形態について説明する。
図4は、本発明の第2の実施の形態の構成例を示す図である。なお、この図において、図15の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【0073】
第2の実施の形態では、図15の場合と比較して、リフレッシュ信号発生回路17がリフレッシュ信号発生回路26に置換されている。その他の部分は、図15の場合と同様である。
【0074】
リフレッシュ信号発生回路26は、DQ0セル12〜DQ3セル15およびセレクタ18〜21に対してリフレッシュ信号を生成して供給するとともに、外部から比較停止信号と、パリティチェックテスト信号DQ0〜DQ3が供給された場合には、指定されたセルをリフレッシュする。
【0075】
図5は、リフレッシュ信号発生回路26の詳細な構成例を示す図である。この図に示すように、リフレッシュ信号発生回路26は、インバータ50〜54、NAND素子55〜62によって構成されている。
【0076】
ここで、インバータ50〜53は、特定のセルをリフレッシュするために外部から供給されたパリティチェックテスト信号DQ0〜DQ3を反転して出力する。
【0077】
インバータ54は、内部のリフレッシュ信号を無効にするための比較停止テスト信号を反転して出力する。
NAND素子55〜58は、比較停止テスト信号と、内部リフレッシュアドレス信号DQ0〜DQ3との論理積を反転した結果を、NAND素子59〜62に対して出力する。
【0078】
NAND素子59〜62は、それぞれインバータ50〜53の出力とNAND素子55〜58との論理積を反転した結果をリフレッシュ信号DQ0〜DQ3として出力する。
【0079】
次に、以上の実施の形態の動作について説明する。
先ず、DQ0セル12をチェックする場合について考える。その場合には、比較停止テスト信号を“H”の状態にするとともに、パリティチェックテスト信号DQ0を“H”の状態にする。
【0080】
すると、図5に示すインバータ54の出力は“L”の状態になるため、NAND素子55〜58の入力端子の一方は全て“L”の状態になり、これらの出力は内部リフレッシュアドレス信号DQ0〜DQ3の状態に拘わらず全て“H”の状態になる。なお、内部リフレッシュアドレス信号DQ0〜DQ3とは内部的に生成されるリフレッシュ信号である。
【0081】
NAND素子55〜58の出力が“H”の状態になると、NAND素子59〜62の入力端子の一方は全て“H”の状態になるので、インバータ50〜53の出力に応じて“H”または“L”が出力されることになる。
【0082】
いまの例では、パリティチェックテスト信号DQ0のみが“H”の状態であるので、インバータ50の出力のみが“L”の状態であり、その他は全て“H”の状態となる。
【0083】
従って、NAND素子59の出力のみが“H”の状態になり、その他の出力は全て“L”の状態になる。その結果、DQ0セル12がリフレッシュの対象となる。
【0084】
このようにして、リフレッシュの対象となるセルを指定すれば、そのセルに関する復元機能が正常に動作しているか否かを個別的にチェックすることが可能になるので、正常に機能していないセルを繰り返しチェックすることで、出現頻度の低い不良も容易に検出することが可能になる。
【0085】
次に、本発明の第3の実施の形態について説明する。
図6は、本発明の第3の実施の形態の構成例を示す図である。なお、この図において、図15の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。
【0086】
第3の実施の形態では、図15の場合と比較して、XOR回路10がXOR回路70に置換されている。その他の部分は、図15の場合と同様である。
XOR回路70は、XOR回路10と同様に、DQ0〜DQ3の排他的論理和を演算して算出するとともに、外部から入力されるダイレクト書き込み信号が“H”の状態になった場合には、DQ0信号をパリティセル11に対して直接書き込む。
【0087】
図7は、XOR回路70の詳細な構成例を示す図である。この図に示すように、XOR回路70は、インバータ80、XOR(排他的論理和)素子81、および、トランスファー82,83によって構成されている。
【0088】
インバータ80は、ダイレクト書き込み信号を反転してトランスファー82の反転入力端子と、トランスファー83の非反転入力端子に供給する。
XOR素子81は、DQ0〜DQ3の排他的論理和を演算し、得られた結果をトランスファー83に供給する。
【0089】
トランスファー82は、ダイレクト書き込み信号が“H”の状態である場合には、DQ0をパリティ信号としてパリティセル11に供給する。
トランスファー83は、ダイレクト書き込み信号が“L”の状態である場合には、XOR素子81の出力をパリティ信号としてパリティセル11に供給する。
【0090】
次に、以上の実施の形態の動作について説明する。
先ず、正常なパリティを書き込む場合について説明する。DQ0〜DQ3の全てを“1”として書き込みを行った後、ダイレクト書き込み信号を“H”の状態にし、DQ0として“0”を入力すると、図7に示すトランスファー82が“ON”の状態になる。その結果、DQ0である“0”がパリティ信号としてパリティセル11に書き込まれることになる。
【0091】
続いて、DQ0セル12がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル11からは“0”が読み出され、DQ1セル13〜DQ3セル15からは全て“1”が読み出される。また、DQ0セル12については読み出されるデータは特定されないが、例えば、“0”が読み出されたとすると、これらのデータはXOR回路16とセレクタ18〜21に供給される。
【0092】
XOR回路16は、パリティおよびDQ0〜DQ3の排他的論理和を演算し、演算結果をセレクタ18〜21に供給する。いまの例では、DQ0は“0”であり、DQ1〜DQ3は全て“1”であり、また、パリティは“0”であるので、XOR回路16の出力は“1”となる。
【0093】
リフレッシュ信号発生回路17は、セレクタ18に供給するリフレッシュ信号のみを“H”の状態にし、それ以外は全て“L”の状態にするので、セレクタ19〜21からは、読み出されたそのままのデータ“1”が出力される。
【0094】
一方、セレクタ18では、図16に示す回路において、インバータ32によって反転された信号がトランスファー33を介して出力されるので、読み出されたデータである“0”は、最終的にはもとのデータである“1”に復元されて出力されることになる。
【0095】
次に、正常でないパリティを書き込む場合について説明する。DQ0〜DQ3の全てを“1”として書き込みを行った後、ダイレクト書き込み信号を供給し、DQ0として“1”を入力すると、図7に示すトランスファー82が“ON”の状態になる。その結果、DQ0である“1”がパリティ信号としてパリティセル11に書き込まれることになる。
【0096】
続いて、DQ0セル12がリフレッシュ中である場合に、書き込まれたデータを読み出す場合について考えると、パリティセル11からは“1”が読み出され、DQ1セル13〜DQ3セル15からは全て“1”が読み出される。また、DQ0セル12については読み出されるデータは特定されないが、例えば、“0”が読み出されたとすると、これらのデータはXOR回路16とセレクタ18〜21に供給される。
【0097】
XOR回路16は、パリティおよびDQ0〜DQ3の排他的論理和を演算し、演算結果をセレクタ18〜21に供給する。いまの例では、DQ0は“0”であり、DQ1〜DQ3は全て“1”であり、また、パリティは“1”であるので、XOR回路16の出力は“0”となる。
【0098】
リフレッシュ信号発生回路17は、セレクタ18に供給するリフレッシュ信号のみを“H”の状態にし、それ以外は全て“L”の状態にするので、セレクタ19〜21からは読み出されたそのままのデータ“1”が出力される。
【0099】
一方、セレクタ18では、図3に示すNAND素子30の出力は“L”の状態になるので、DQ0セル12から読み出された“0”がトランスファー33を介してそのまま出力されることになる。
【0100】
その結果、この場合には、リフレッシュ中のセルのデータのみが反転して出力されることになる。従って、全てのセルから反転したデータが出力されることが確認できれば、全てのセルについての復元機能が正常に動作していることを確認することができる。
【0101】
また、正常なパリティを書き込んだ場合と、正常でないパリティを書き込んだ場合に分けて動作チェックを行うことにより、パリティを変更しないでチェックを行った場合よりもチェックのパターンを増加させることにより、復元機能が正常に動作しているか否かを詳細に検討することが可能になる。
【0102】
次に、以上の実施例を単体で使用した場合または組み合わせた場合におけるチェック方法について説明する。
先ず、第1の実施の形態を単体で使用した場合のチェック動作を説明する。
【0103】
図8は、第1の実施の形態を単体で使用した場合におけるチェック動作の処理の流れを説明するフローチャートである。このフローチャートでは、入力データとしてDQ0〜DQ3を通常に与えてパリティを生成させ、パリティセル11に書き込まれているパリティを、直接読み出して検証しようとするものである。このフローチャートが開始されると、以下のステップが実行される。
【0104】
ステップS10:
半導体記憶装置に対して入力データDQ0〜DQ3を書き込む。その結果、DQ0セル12〜DQ3セル15に対してそれぞれ入力データDQ0〜DQ3が書き込まれるとともに、パリティセル11にはXOR回路10から供給されたパリティが書き込まれる。
【0105】
ステップS11:
半導体記憶装置のセレクタ25に対してテスト信号を入力する。その結果、トランスファー36が“ON”の状態になり、パリティデータが直接出力される状態となる。
【0106】
ステップS12:
半導体記憶装置からDQ0を読み出す。
ステップS13:
半導体記憶装置から読み出したDQ0、即ち、パリティが正常であるか否かを検討する。なお、読み出されたパリティは、入力データDQ0〜DQ3の排他的論理和を演算したものに等しい筈であるから、入力データDQ0〜DQ3の排他的論理和と、読み出したパリティとが等しいか否かを判定し、等しい場合には正常であるとしてステップS14に進み、それ以外の場合にはステップS15に進む。
【0107】
ステップS14:
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【0108】
ステップS15:
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【0109】
以上の処理によれば、通常の動作モードにて、入力データDQ0〜DQ3を入力してパリティを生成し、テスト信号を供給することにより、パリティセル11に格納されているパリティを直接読み出して、検証することが可能になる。
【0110】
次に、第1の実施の形態と第2の実施の形態を組み合わせた第3の実施の形態について説明する。第1の実施の形態では、パリティセル11からパリティを直接読み出すことが可能となり、また、第2の実施の形態では、パリティセル11に対して任意のデータを直接書き込むことが可能になる。そこで、これらを組み合わせることにより、パリティセル11に対して任意のデータを書き込んで、直接読み出すことが可能となり、パリティセル11が正常に動作しているか否かをチェックすることが可能になる。
【0111】
図9は、第1の実施の形態と第2の実施の形態を組み合わせた第3の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【0112】
ステップS20:
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図7に示すトランスファー82が“ON”の状態になり、入力データDQ0がパリティセル11に対して直接書き込まれることになる。
【0113】
ステップS21:
半導体記憶装置に対して任意のDQ0を書き込む。ステップS20の処理の結果、ダイレクト書き込み信号によってトランスファー82が“ON”の状態になっているので、DQ0はパリティセル11に対して、直接書き込まれることになる。
【0114】
ステップS22:
半導体記憶装置に対してテスト信号を入力する。その結果、図3に示すトランスファー36が“ON”の状態になり、パリティがDQ0端子から外部へ直接読み出し可能な状態になる。
【0115】
ステップS23:
半導体記憶装置からDQ0を読み出す。その結果、トランスファー36を介してパリティをパリティセル11から直接読み出すことが可能になる。
【0116】
ステップS24:
半導体記憶装置から読み出したパリティと、書き込んだパリティ(DQ0)とが等しいか否かを判定し、等しい場合にはステップS25に進み、それ以外の場合にはステップS26に進む。
【0117】
ステップS25:
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【0118】
ステップS26:
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【0119】
以上の処理によれば、パリティセル11に対して直接データを書き込むとともに、パリティを直接読み出して読み書きされたデータが正常であるか否かを検証することが可能になる。
【0120】
次に、第2の実施の形態と第3の実施の形態を組み合わせた第4の実施の形態による検査方法について説明する。第2の実施の形態では、リフレッシュの対象となるセルを選択することができ、また、第3の実施の形態ではパリティセル11に対してデータを直接書き込むことが可能になる。従って、これらを組み合わせることにより、パリティセル11に対して任意のデータを書き込むとともに、任意のセルをリフレッシュの対象として指定することにより、データの復元機能が各セル単位で正常に機能しているか否かをチェックすることが可能になる。
【0121】
図10は、第3の実施の形態と第4の実施の形態を組み合わせた第5の実施の形態におけるチェック処理の流れを説明するフローチャートである。このフローチャートが開始されると、以下のステップが実行される。
【0122】
ステップS30:
半導体記憶装置に対して任意の入力データDQ0〜DQ3を書き込む。
ステップS31:
半導体記憶装置に対してダイレクト書き込み信号を入力する。その結果、図7に示すトランスファー82が“ON”の状態になるので、入力データDQ0がパリティセル11に対して直接供給される状態になる。
【0123】
ステップS32:
半導体記憶装置に対して任意のデータDQ0を書き込む。その結果、データDQ0は、トランスファー82を介してパリティセル11に対して直接書き込まれることになる。
【0124】
ステップS33:
半導体記憶装置に対して比較停止テスト信号を供給するとともに、パリティチェックテスト信号を入力して任意のセルをリフレッシュの対象として選択する。例えば、DQ0セル12をリフレッシュの対象にするには、先ず、比較停止テスト信号を入力するとともに、パリティチェックテスト信号DQ0信号を供給する。その結果、NAND素子55〜58からの出力は全て“H”の状態になり、NAND素子59からはパリティチェックテスト信号DQ0に応じたリフレッシュ信号が出力される。
【0125】
ステップS34:
半導体記憶装置からステップS32においてリフレッシュの対象としたブロックからデータを読み出す。いまの例では、DQ0セル12をリフレッシュの対象として選択したので、DQ0が読み出される。
【0126】
ステップS35:
半導体記憶装置から、リフレッシュの対象として選択したブロックのデータを読み出し、読み出されたデータが正常であるか否かを判定する。即ち、ステップS30において入力したデータDQ0〜DQ3およびステップS32において書き込んだパリティとの関係に基づいて、読み出したデータが正常であるか否かを判定し、正常である場合にはステップS36に進み、それ以外の場合にはステップS37に進む。
【0127】
ステップS36:
読み出したパリティが正常である旨を、例えば、図示せぬ表示装置に表示する。
【0128】
ステップS37:
読み出したパリティが異常である旨を、例えば、図示せぬ表示装置に表示する。
【0129】
ステップS38:
全てのブロックに対するチェックが終了したか否かを判定し、終了していないと判定した場合にはステップS30に戻って同様の処理を繰り返し、それ以外の場合には処理を終了する。
【0130】
以上の処理によれば、パリティを直接パリティセルに書き込むとともに、リフレッシュの対象とするセルを選択するようにしたので、選択したセルに関するデータの復元機能が正常に動作しているか否かを検証することが可能になる。
【0131】
なお、以上に示した回路は、ほんの一例であり、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
【0132】
【発明の効果】
以上説明したように本発明では、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、を設けるようにしたので、パリティが正常に生成されているか否かをチェックすることが可能になる。
【0133】
また、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、を設けるようにしたので、パリティを任意に設定してデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【0134】
更に、データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、外部からデータの入力を受けるデータ入力手段と、データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、データ入力手段から入力されたデータと、パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、記憶手段をリフレッシュするリフレッシュ手段と、記憶手段からデータを読み出す読み出し手段と、読み出し手段がデータを読み出す最中にリフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、読み出し手段によって読み出されたデータと、復元手段によって復元されたデータとを出力するデータ出力手段と、外部からの要求に応じた所定の領域がリフレッシュの対象となるようにリフレッシュ手段を制御する制御手段と、を設けるようにしたので、リフレッシュの対象を適宜選択することにより、目的の対象に対するデータの復元機能が正常に動作しているか否かをチェックすることが可能になる。
【図面の簡単な説明】
【図1】本発明の動作原理を説明する原理図である。
【図2】本発明の第1の実施の形態の構成例を示す図である。
【図3】図2に示すセレクタの詳細な構成例を示す図である。
【図4】本発明の第2の実施の形態の構成例を示す図である。
【図5】図4に示すリフレッシュ信号発生回路の詳細な構成例を示す図である。
【図6】本発明の第3の実施の形態の構成例を示す図である。
【図7】図6に示すXOR回路の詳細な構成例を示す図である。
【図8】第1の実施の形態を単体で使用した場合のチェック動作の処理の流れを説明するフローチャートである。
【図9】第1の実施の形態と第2の実施の形態を組み合わせた第3の実施の形態の動作について説明するフローチャートである。
【図10】第3の実施の形態と第4の実施の形態を組み合わせた第5の実施の形態の動作について説明するフローチャートである。
【図11】既出願に係る半導体記憶装置の動作原理を示す図である。
【図12】既出願に係る半導体記憶装置におけるメモリアレイからのデータの読み出し動作を説明する図である。
【図13】既出願に係る半導体記憶装置におけるリフレッシュ動作について説明する図である。
【図14】既出願に係る半導体記憶装置におけるリフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【図15】既出願に係る半導体記憶装置の更に詳細な構成例を示す図である。
【図16】図15に示すセレクタの詳細な構成例を示す図である。
【符号の説明】
1 データ入力手段
2 パリティ生成手段
3 記憶手段
4 リフレッシュ手段
5 読み出し手段
6 復元手段
7 データ出力手段
8 パリティ出力手段
10 XOR回路
11 パリティセル
12〜15 DQ0〜DQ3セル
16 XOR回路
17 リフレッシュ信号発生回路
18〜21 セレクタ
26 リフレッシュ信号発生回路
70 XOR回路

Claims (9)

  1. データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
    外部からデータの入力を受けるデータ入力手段と、
    前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
    前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
    前記記憶手段をリフレッシュするリフレッシュ手段と、
    前記記憶手段からデータを読み出す読み出し手段と、
    前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
    前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
    前記記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段と、
    外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
    を有し、
    前記パリティ出力手段は、前記データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする半導体記憶装置。
  2. データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
    外部からデータの入力を受けるデータ入力手段と、
    前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
    前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
    前記記憶手段をリフレッシュするリフレッシュ手段と、
    前記記憶手段からデータを読み出す読み出し手段と、
    前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
    前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
    前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段と、
    外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
    を有し、
    前記書き込み手段は、前記データ入力手段がデータを入力する端子と同一の端子を介して前記所望のデータを入力することを特徴とする半導体記憶装置。
  3. 前記記憶手段に記憶されている前記パリティを読み出して直接出力するパリティ出力手段を更に有することを特徴とする請求項2記載の半導体記憶装置。
  4. データの読み出し動作と、リフレッシュ動作とを同時に実行可能な半導体記憶装置において、
    外部からデータの入力を受けるデータ入力手段と、
    前記データ入力手段から入力されたデータからパリティを生成するパリティ生成手段と、
    前記データ入力手段から入力されたデータと、前記パリティ生成手段によって生成されたパリティとを記憶する記憶手段と、
    前記記憶手段をリフレッシュするリフレッシュ手段と、
    前記記憶手段からデータを読み出す読み出し手段と、
    前記読み出し手段がデータを読み出す最中に前記リフレッシュ手段がリフレッシュの対象としているデータを、正常に読み出された他のデータと、対応するパリティとから復元する復元手段と、
    前記読み出し手段によって読み出されたデータと、前記復元手段によって復元されたデータとを出力するデータ出力手段と、
    外部からの要求に応じて、テスト対象の所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御する制御手段と、
    を有することを特徴とする半導体記憶装置。
  5. 前記制御手段は、前記記憶手段の全ての領域に対するリフレッシュ動作を停止させ、
    前記データ出力手段は、パリティによる復元がなされていないデータを出力する、
    ことを特徴とする請求項4記載の半導体記憶装置。
  6. 前記制御手段は、外部から指定された所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御し、
    前記データ出力手段は、所定の記憶領域がリフレッシュの対象とされ、その記憶領域に係るデータがパリティによって復元されて得られたデータを出力する、
    ことを特徴とする請求項4記載の半導体記憶装置。
  7. 前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段を更に有し、
    前記制御手段は、外部から指定された所定の記憶領域がリフレッシュの対象となるように前記リフレッシュ手段を制御することを特徴とする請求項4記載の半導体記憶装置。
  8. 前記記憶手段に記憶されているパリティを直接読み出して出力するパリティ出力手段を更に有し、
    前記パリティ出力手段は、前記データ出力手段がデータを出力する端子と同一の端子を介してパリティを出力することを特徴とする請求項4記載の半導体記憶装置。
  9. 前記記憶手段のパリティが記憶される領域に対して外部から供給された所望のデータを直接書き込む書き込み手段を更に有し、
    前記書き込み手段は、前記データ入力手段がデータを入力する端子と同一の端子を介して前記所望のデータを入力することを特徴とする請求項4記載の半導体記憶装置。
JP2001119439A 2001-04-18 2001-04-18 半導体記憶装置 Expired - Fee Related JP4782302B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001119439A JP4782302B2 (ja) 2001-04-18 2001-04-18 半導体記憶装置
US10/046,754 US6922750B2 (en) 2001-04-18 2002-01-17 Semiconductor memory device capable of simultaneously reading data and refreshing data
TW091100657A TW546657B (en) 2001-04-18 2002-01-17 Semiconductor memory device
EP02250447A EP1251522A3 (en) 2001-04-18 2002-01-23 Semiconductor memory device
KR1020020007134A KR100823013B1 (ko) 2001-04-18 2002-02-07 반도체 기억 장치
CN021035644A CN1381847B (zh) 2001-04-18 2002-02-07 半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001119439A JP4782302B2 (ja) 2001-04-18 2001-04-18 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2002313077A JP2002313077A (ja) 2002-10-25
JP4782302B2 true JP4782302B2 (ja) 2011-09-28

Family

ID=18969658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001119439A Expired - Fee Related JP4782302B2 (ja) 2001-04-18 2001-04-18 半導体記憶装置

Country Status (6)

Country Link
US (1) US6922750B2 (ja)
EP (1) EP1251522A3 (ja)
JP (1) JP4782302B2 (ja)
KR (1) KR100823013B1 (ja)
CN (1) CN1381847B (ja)
TW (1) TW546657B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4664208B2 (ja) * 2003-08-18 2011-04-06 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法
KR100511047B1 (ko) 2003-12-08 2005-08-30 삼성전자주식회사 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리
JP4569182B2 (ja) * 2004-03-19 2010-10-27 ソニー株式会社 半導体装置
US7833575B2 (en) * 2005-11-08 2010-11-16 Gupta Laxmi C Methods for applying fire retardant systems, compositions and uses
KR100852191B1 (ko) * 2007-02-16 2008-08-13 삼성전자주식회사 에러 정정 기능을 가지는 반도체 메모리 장치 및 에러 정정방법
KR101094402B1 (ko) 2009-12-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템
CN102420017A (zh) * 2011-09-28 2012-04-18 上海宏力半导体制造有限公司 检测存储器记忆能力的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120699A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd 半導体記憶装置
JPH0612613B2 (ja) 1986-03-18 1994-02-16 富士通株式会社 半導体記憶装置
JPH01200455A (ja) * 1988-02-05 1989-08-11 Sharp Corp パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法
JPH0440697A (ja) * 1990-06-06 1992-02-12 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH04132093A (ja) * 1990-09-21 1992-05-06 Toshiba Corp 半導体記憶装置
JP2968134B2 (ja) 1991-11-27 1999-10-25 三菱電機株式会社 半導体記憶装置
JP2830730B2 (ja) * 1994-02-28 1998-12-02 日本電気株式会社 ダイナミックメモリ
US6108229A (en) 1996-05-24 2000-08-22 Shau; Jeng-Jye High performance embedded semiconductor memory device with multiple dimension first-level bit-lines
CN1137491C (zh) * 1998-03-30 2004-02-04 西门子公司 动态随机存取存储器中的译码自动刷新模式
JP3938842B2 (ja) * 2000-12-04 2007-06-27 富士通株式会社 半導体記憶装置
JP4001724B2 (ja) * 2001-03-29 2007-10-31 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR100823013B1 (ko) 2008-04-17
EP1251522A2 (en) 2002-10-23
KR20030010465A (ko) 2003-02-05
US20020156967A1 (en) 2002-10-24
CN1381847B (zh) 2010-05-12
US6922750B2 (en) 2005-07-26
TW546657B (en) 2003-08-11
JP2002313077A (ja) 2002-10-25
EP1251522A3 (en) 2004-03-17
CN1381847A (zh) 2002-11-27

Similar Documents

Publication Publication Date Title
US8433960B2 (en) Semiconductor memory and method for testing the same
JP3924539B2 (ja) データストアをテストするテスト方法
US11694762B2 (en) Memory device with a memory repair mechanism and methods for operating the same
KR20080077948A (ko) 패리티 셀 어레이를 구비한 메모리 회로
JPH0378200A (ja) 半導体記憶装置
KR100718518B1 (ko) 반도체 기억 장치
JP4322694B2 (ja) 半導体記憶装置および半導体記憶装置のリフレッシュ方法
EP3509066A1 (en) Real-time update method of a differential memory with continuous reading accessibility, differential memory and electronic system
JP4569182B2 (ja) 半導体装置
JP4782302B2 (ja) 半導体記憶装置
US20080298154A1 (en) Semiconductor memory device
US20080013389A1 (en) Random access memory including test circuit
JP4001724B2 (ja) 半導体記憶装置
CN115349149A (zh) 使用存储器内建自测试的参考位测试和修复
KR20010040999A (ko) 디지털 반도체 회로를 테스트하기 위한 회로 및 방법
JP4724722B2 (ja) 集積回路半導体ランダムアクセス・メモリ装置
JP3938298B2 (ja) パリティセルアレイを有するメモリ回路
JPH0440697A (ja) 半導体記憶装置
JPS6366798A (ja) 半導体記憶装置
TWI841987B (zh) 電路模擬方法、測試裝置、電子設備及介質
KR100496773B1 (ko) 낸드형 플래시 메모리의 테스트 장치 및 방법
US11636909B2 (en) Memory device and memory system controlling generation of data strobe signal based on executing a test
KR100361320B1 (ko) 낸드형 플래시 메모리의 테스트 장치
JP4922506B2 (ja) 半導体メモリ試験装置
JP3655658B2 (ja) 数値制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080212

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110607

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110707

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees