CN1381847B - 半导体存储器装置 - Google Patents

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Abstract

一种能同时读取和刷新数据并且检查数据恢复功能是否正常工作的半导体存储器装置。数据输入电路接收从外部电路输入的数据。奇偶校验生成电路从数据输入电路的输入数据中产生奇偶校验数据。存储器存储数据输入电路的输入数据并存储由奇偶校验生成电路产生的奇偶校验数据。刷新电路刷新该存储器。读取电路从存储器中读取数据。当读取电路读取数据时，恢复电路通过从其它正常读出的数据和相应的奇偶校验数据恢复被刷新电路刷新的数据。数据输出电路输出由读取电路读取的数据和输出由恢复电路恢复的数据。奇偶校验输出电路直接读取和输出存储在存储器中的奇偶校验数据。

Description

半导体存储器装置
技术领域
本发明涉及一种半导体存储器装置，更具体地说是涉及能够同时读取数据和刷新数据的半导体存储器装置。
发明背景
因为DRAM(动态随机存取存储器)需要刷新存储单元，所以当刷新存储单元时习惯作法是暂时禁止从外部电路存取。
特别是当需要高速存取时，暂时禁止从外部电路对DRAM存取构成了DRAM的一个缺点，因为暂时禁止存取延长了存取的响应时间。
鉴于上述缺点，申请人提交了一项涉及半导体存储器装置的专利申请(在下文被称做“提交申请所公开的半导体存储器装置”)(日本专利申请No.2000-368423)，甚至当此装置的存储单元被刷新时，也可以从外部电路存取该装置。
图11中的附图是说明提交申请所公开的半导体存储器装置的操作原理的简图。如图11所示，提交申请所公开的该半导体存储器装置包括16个子块的存储器阵列和4个子块的奇偶校验阵列。
每一子块包括以存储单元的矩阵形式配置的单元阵列，读出放大器(sense amplifier)和译码器。
存储器阵列的子块用于存储普通数据，奇偶校验阵列的子块用于存储奇偶校验数据。
图12中的附图是说明数据被从存储器阵列读取的方式的附图。如图12所示，当从存储器阵列读取数据时，数据D1-D4被从子块行读出(所示阴影部分)。
图13中的附图是说明存储单元被刷新的方式的附图。在提交申请所公开的半导体存储器装置里，各子块每次一块被连续刷新。在图13所示的示例中，所示的画上阴影线的子块2-3被刷新。根据操作的具体示例，一行子块从左到右被连续刷新，当每一行的所有子块都被刷新完时，则下一行的子块开始被刷新。
图14中的附图是说明子块被刷新同时数据被读取的方式的附图，即关于子块被刷新同时读取彼此重叠的数据。
在图14所示的示例中，数据被从存储器阵列的子块2-1至2-4读出，并且存储器阵列的子块2-3的数据被刷新。
在这种情况下，由于不能从子块2-3中读取数据，提交申请所公开的半导体存储器装置将从子块2-1、2-2、2-4中输出的数据和从子块2P中读出的奇偶校验数据提供到数据恢复电路200中，数据恢复电路200用于从提供的数据恢复子块2-3的数据。
图15是提交申请所公开的半导体存储器装置详细配置的方框图。
如图15所示，提交申请所公开的半导体存储器装置包括“异或”电路10，奇偶校验单元11，DQ0-DQ3单元12-15，“异或”电路16，刷新信号生成电路17和选择器18-21。
“异或”电路10将输入数据DQ0-DQ3异或，并且将结果做为奇偶校验数据写入奇偶校验单元11。
DQ0-DQ3单元12-15存储所输入的数据，并且根据读出请求提供读出数据到选择器18-21。
刷新信号生成电路17生成刷新信号用以刷新DQ0-DQ3单元12-15，并且提供生成的刷新信号到选择器18-21。在所示示例中，DQ0单元12被画上阴影示出并且被刷新。因此，只有从刷新信号生成电路17输出到选择器18的刷新信号是“H”(高电平)，而从刷新信号生成电路17输出到选择器19-21的其它刷新信号是“L”(低电平)。
如果来自“异或”电路16的输出信号与来自刷新信号生成电路17的输出信号都是“H”，则选择器18-21选择并且输出信号，该信号与来自DQ0-DQ3单元12-15的输出信号反相。否则，选择器18-21直接从DQ0-DQ3单元12-15输出信号。
图16是选择器18-21详细配置的方框图。
如图16所示，选择器18-21的每一选择器包括“与非”元件30，反相器31、32和传输电路33、34。
“与非”元件30将刷新信号生成电路17的输出信号(以下被称做“刷新信号”)和“异或”电路16的输出信号(以下被称做“异或信号”)的逻辑积的反相信号，提供到反相器31以及传输电路33的反相输入端和传输电路34的非反向输入端。
反相器31将“与非”元件30的输出信号的反相信号提供到传输电路33的非反向输入端和传输电路34的反相输入端。
反相器32将单元(DQ0-DQ3单元12-15的任意一个)的输出信号反相提供到相应传输电路33。
如果“与非”元件30的输出信号是“L”，那么输出电路33直接从反相器32输出信号。
如果“与非”元件30的输出信号是“H”，那么输出电路34直接输出单元数据。
下面将描述提交申请所公开的半导体存储器装置的操作。
当输入数据DQ0-DQ3被提供时，“异或”电路10异或所提供的数据，并且将结果提供到奇偶校验单元11。奇偶校验单元11存储“异或”电路10的输出信号作为奇偶校验数据。
DQ0-DQ3单元12-15分别存储输入数据DQ0-DQ3。因为在此举例中DQ0-DQ3的数据都是“1”，因此DQ0-DQ3单元12-15存储“1”，并且奇偶校验单元11存储输入数据DQ0-DQ3的异或信号“0”。
当此时有请求读取数据时，数据就从DQ0-DQ3单元12-15和奇偶校验单元11被读出。如果此时DQ0单元被刷新，则因为不能从DQ0单元12中正确读出数据，任何从其中读取的数据都是不确定的。
“异或”电路16将来自DQ0-DQ3单元12-15的数据和来自奇偶校验单元11的奇偶校验数据进行“异或”，并且向选择器18-21提供该异或结果作为“异或”信号。如果DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据不一致，则“异或”信号是“H”，否则是“L”。因此，为“H”的信号代表错误。
在此例中，数据DQ0是不确定的.如果数据DQ0是“1”，则DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据一致，因此“异或”信号是“L”.如果数据DQ0是“0”，则DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据不一致，因此“异或”信号是“H”.
如果“异或”信号是“H”，因为从刷新信号生成电路17提供到选择器18的信号是“H”，则来自“与非”元件30的输出信号是“L”。结果，传输电路33接通，输出与为“0”的输入DQ0反相的信号“1”。因为输出信号“1”与输入DQ0相同，所以此数据被正确地恢复。
如果来自DQ0单元12的输出信号是“1”，则因为“异或”信号是“L”，来自“与非”元件30的输出信号是“H”。结果，传输电路34接通，直接输出到输入DQ0。
因为从刷新信号生成电路17输出到选择器19-21的信号是“L”，则选择器19-21每个选择器中的“与非”元件30的输出信号是“H”，传输电路34接通，由此传输电路34直接输出从DQ0-DQ3单元13-15读出的数据。
如上所述，甚至当提交申请所公开的半导体存储器装置同时以刷新模式和读取模式操作时，也可以从存储在奇偶校验单元11中的奇偶校验数据和其它数据中恢复存储在正在被刷新的单元中的数据。所以刷新模式和读取模式彼此间可以同时进行，结果导致存取速度的提高。
提交申请所公开的半导体存储器装置缺点在于，因为存储在奇偶校验单元11中的奇偶校验数据不能被直接读和写，所以难以确定奇偶校验单元11和与此相关的功能，即数据恢复功能是否正常。
提交申请所公开的半导体存储器装置的问题在于，当存储在DQ0-DQ3单元12-15的数据被读取时，因为依据刷新操作根据奇偶校验数据对该数据要进行恢复处理，所以存储的数据不能被直接读出，使得执行操作检查很困难。
发明内容
本发明的目的是提供一种能够同时读取数据和刷新数据，并且能够易于执行操作检查的半导体存储器装置。
为了达到上述目的，本发明提供了一个能够同时读取数据和刷新数据的半导体存储器装置，该装置包括：用于接收从外部电路输入的数据的数据输入电路；从数据输入电路输入的数据中产生奇偶校验数据的奇偶校验电路；用于存储从数据输入电路输入的数据和由奇偶校验电路生成的奇偶校验数据的存储器；用于刷新存储器的刷新电路；用于从存储器中读取数据的读取电路；用于当读取电路读取数据时，从其它被正常读出的数据和相应的奇偶校验数据中恢复被刷新电路刷新的数据的恢复电路。用于输出由读取电路读出的数据和由恢复电路恢复的数据的数据输出电路，用于直接读取和输出存储在存储器中的奇偶校验数据的奇偶校验输出电路。根据这一配置，可以检查奇偶校验数据是否正被正常生成。
通过示例的方式，结合说明本发明优选实施例的附图，从以下的描述中，本发明上述的和其它的目的、特点以及优点将变得显而易见。
附图说明
图1是显示本发明操作原理的方框图；
图2是根据本发明的第一实施例的半导体存储器装置的方框图；
图3是显示在图2中所示的选择器详细配置的方框图；
图4是根据本发明的第二实施例的半导体存储器装置的方框图；
图5是显示在图4中的刷新信号生成电路详细配置的方框图；
图6是根据本发明的第三实施例的半导体存储器装置的方框图；
图7是显示在图6中的“异或”电路详细配置的方框图；
图8是当单独使用根据第一实施例的半导体存储器装置时执行检查操作的处理顺序的流程图；
图9是根据第三实施例的半导体存储器装置操作顺序的流程图，此图是根据第一实施例和第二实施例的半导体存储器装置的组合；
图10是根据第五实施例的半导体存储器装置操作顺序的流程图，此图是根据第三实施例和第四实施例的半导体存储器装置的组合；
图11是说明提交申请所公开的半导体存储器装置操作原理的示图；
图12是朋说明提交申请所公开的半导体存储器装置的存储器阵列中读取数据方式的图；
图13是说明在提交申请所公开的半导体存储器装置中刷新存储单元的方式的图；
图14是说明同时刷新子块和读取数据的方法的图，在提交申请所公开的半导体存储器装置中，刷新子块并刷新彼此重叠的读取数据；
图15是提交申请所公开的半导体存储器装置详细配置的方框图；
图16是显示在图15中的选择器详细配置的方框图。
具体实施方式
图1用方框形式示出本发明的操作原理。
在图1中，数据输入电路1从外部电路接收输入数据。
奇偶校验生成电路2从数据输入电路1输入的数据中产生奇偶校验数据。
存储器3存储从数据输入电路1输入的数据和由奇偶校验生成电路2产生的奇偶校验数据。
刷新电路4刷新存储器3。
读取电路5从存储器3中读取数据。
当读取电路正在读数据时，恢复电路6从其它被正常读取的数据和相应的奇偶校验数据中恢复刷新电路4所要刷新的区域的数据。
数据输出电路7输出读取电路5读取的数据和恢复电路6恢复的数据。
奇偶校验输出电路8直接读取并且输出存储在存储器3中的奇偶校验数据。
以下将描述显示在图1中所示的装置操作。
数据输入电路1接收来自半导体存储器装置的外部输入的要写入的数据，并且把所接收的数据提供给存储器3和奇偶校验生成电路2。
奇偶校验生成电路2“异或”所输入的所有数据并且把异或结果作为奇偶校验数据输出。
存储器3将从数据输入电路1输入的数据和从奇偶校验生成电路2提供的奇偶校验数据存储在各自的不同区域。
刷新电路4在指定的周期内刷新存储器3，以此防止所存储的数据丢失。
读取电路5响应来自半导体存储器装置外部的读取请求，读出存储在存储器3中指定区域的数据，并且向恢复电路6提供所读出的数据。
当从刷新电路4所要刷新的存储器3的一个区域中读出数据时，恢复电路6异或其它正常读出的数据和奇偶校验数据，以此确定写入数据和读出数据彼此是否一致。如果写入数据和读出数据彼此不一致，则恢复电路6通过使正被刷新的数据的逻辑电平反相来恢复该数据并输出所恢复的数据。
数据输出电路7输出被恢复的数据和其它正常数据到半导体存储器装置的外部的电路。
奇偶校验输出电路8响应外部的读取请求，直接读取和输出存储在存储器中的奇偶校验数据。
上述操作允许存储在存储器3中的奇偶校验数据被直接读取，使得可以基于奇偶校验生成电路2的数据和被读取的奇偶校验数据之间的关系检查奇偶校验数据是否正确生成。
下面将描述本发明的实施例。
图2以方框形式示出了根据本发明的第一实施例的半导体存储器装置。
如图2所示，根据第一实施例的半导体存储器装置包括异或电路10、奇偶校验单元11、DQ0-DQ3单元12-15、异或电路16、刷新信号生成电路17、选择器25及19-21。根据第一实施例的半导体存储器装置与提交申请所公开的半导体存储器装置不同之处在于，其中后者的半导体存储器装置的选择器18被选择器25替代。根据第一实施例的半导体存储器装置的其它结构的详细情况与图15中示出的半导体存储器装置相同。
“异或”电路10异或输入到其中的数据DQ0-DQ3，并将结果作为奇偶校验数据写入奇偶校验单元11中。
DQ0-DQ3单元12-15存储输入到其中的数据，根据读出请求读出数据并且向选择器25及19-21提供所读出的数据。
刷新信号生成电路17产生刷新信号并且向DQ0-DQ3单元12-15和选择器25、19-21提供产生的刷新信号。在所示的实施例中，DQ0单元12被阴影示出并且正被刷新。因此，只有从刷新信号生成电路17输出到选择器25的刷新信号是“H”(高电平)，并且从刷新信号生成电路17输出到选择器19-21的其它刷新信号是“L”(低电平)。
如果检测信号是“H”，则选择器25从奇偶校验单元11中输出奇偶校验数据而无论“异或”信号和刷新信号的状态如何，如果检测信号是“L”，并且来自“异或”电路16的输出信号和来自刷新信号生成电路17的刷新信号的输出信号是“H”，则选择器25选择并输出与DQ0单元12的输出信号反相的信号。如果检测信号是“L”，并且来自“异或”电路16的输出信号和来自刷新信号生成电路17的刷新信号的输出不一样，则选择器25直接从DQ0单元12输出该输出信号。
如果来自“异或”电路16的输出信号和来自刷新信号生成电路17的输出信号都是“H”，则选择器19-21选择并输出信号，这些信号与来自DQ1-DQ3单元13-15的输出信号反相。否则选择器19-21直接输出来自DQ1-DQ3单元13-15的输出信号。
图3是选择器25详细配置的方框图。
如图3所示，选择器25包括“与非”元件30，反相器31、32、37和传输电路33-36。
“与非”元件30将刷新信号生成电路17的输出信号和“异或”电路16的输出信号的逻辑积的反相信号，提供到反相器31以及传输电路33的反相输入端和传输电路34的非反向输入端。
反相器31将“与非”元件30的输出信号的反相信号提供到传输电路33的非反向输入端和传输电路34的反相输入端。
反相器32将DQ0单元12的输出信号的反相信号提供到传输电路33。
如果“与非”元件30的输出信号是“L”，那么输出电路33直接从反相器32输出信号。
如果“与非”元件30的输出信号是“H”，那么输出电路34直接输出传输电路35的输出信号，即单元数据。
反相器37提供一个反相的检测信号到传输电路35的非反向输入端和传输电路36的反相输入端。
如果检测信号是“L”，则传输电路35向传输电路34提供单元数据。
如果检测信号是“H”，则传输电路36向传输电路34提供奇偶校验数据。
下面将描述根据第一实施例的半导体存储器装置的操作。
当输入数据DQ0-DQ3被提供时，“异或”电路10异或所提供的数据，并且将结果提供到奇偶校验单元11。奇偶校验单元11存储来自“异或”电路10的奇偶校验数据。
DQ0-DQ3单元12-15分别存储输入数据DQ0-DQ3。因为在此举例中DQ0-DQ3的数据都是“1”，因此在此实施例中DQ0-DQ3单元12-15存储“1”，并且奇偶校验单元11存储输入数据DQ0-DQ3的异或信号“0”。
当此时有请求读取数据时，数据就从DQ0-DQ3单元12-15和奇偶校验单元11被读出。如果此时DQ0单元被刷新，则因为不能从DQ0单元12中正确读出数据，任何从其中读取的数据都不能被确定。
“异或”电路16将来自DQ0-DQ3单元12-15的数据和来自奇偶校验单元11的奇偶校验数据进行“异或”，并且向选择器25、19-21提供该异或结果作为“异或”信号。如果DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据不一致，则“异或”信号是“H”，否则是“L”。因此，为“H”的信号代表错误。
在此例中，数据DQ0是不确定的。如果数据DQ0是“1”，则DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据一致，因此“异或”信号是“L”，如果数据DQ0是“0”，则DQ0-DQ3单元12-15的写入数据与DQ0-DQ3单元12-15的读出数据不一致，因此“异或”信号是“H”。
如果检测信号是“L”，因为传输电路35接通并且传输电路36被关闭，所以选择器以与图16中所示的电路基本相同的方式操作。如果此时“异或”信号是“H”，代表被读出的信号是错误的，则因为从刷新信号生成电路17提供到选择器25的信号是“H”，来自“与非”元件30的输出信号是“L”。因此，传输电路33接通，输出信号“1”，它与为“0”的输入DQ0是反相的。因为输出信号“1”与输入DQ0相同，所以该数据被正确恢复。
如果来自DQ0单元12的输出信号是“1”，则因为“异或”信号是“L”，来自“与非”元件30的输出信号是“H”。结果，传输电路34接通，直接输出到输入DQ0。
因为从刷新信号生成电路17输出到选择器19-21的信号是“L”，则选择器19-21每个选择器中的“与非”元件30的输出信号是“H”，传输电路34接通，由此传输电路34直接输出从DQ0-DQ3单元13-15读出的数据。
如果检测信号是“H”，因为传输电路36接通且传输电路35被关闭，所以奇偶校验数据被提供给传输电路34。
除非DQ0单元12被刷新且读出数据是错误的，传输电路34才接通，于是输出奇偶校验数据。
在本实施例中，通过使检测信号为“H”可以直接读取存储在奇偶校验单元11中的奇偶校验数据。例如，如果输入数据DQ0-DQ3被改变，则可以确定是否正常产生奇偶校验数据。
因为奇偶校验数据从输出DQ0数据的端子(未示出)输出，因此没有必要提供一个新端子用来输出奇偶校验数据。因此，该半导体存储器装置不需要增加端子数目就可以具有检验功能。
在上述实施例中，来自反相器37的输出信号可以被提供给“与非”元件30的输入端。在这样的配置中，如果检测信号是“H”，则无论被刷新和被读取的状态如何，总可以获得奇偶校验数据。
下面将描述本发明的第二实施例。
图4以方框形式示出了根据本发明第二实施例的半导体存储器装置。图4示出的与图15示出的半导体存储器装置的相同部分用相同标号表示，下面对此不再详细描述。
根据第二实施例的半导体存储器装置与图15示出的半导体存储器装置不同之处在于，其中后者的半导体存储器装置中的刷新信号生成电路17被刷新信号生成电路26代替。根据第二实施例的半导体存储器装置其它结构的详细情况与图15示出的半导体存储器装置相同。
刷新信号生成电路26产生并且向DQ0-DQ3单元12-15和选择器18-21提供刷新信号，并且当从外部电路提供一个比较停止信号和奇偶校验检查测试信号DQ0-DQ3时，刷新一个特定的单元。
图5以方框形式示出了刷新信号生成电路26的详细配置。如图5所示，刷新信号生成电路26包括反相器50-54和“与非”元件55-62。
反相器50-53将来自外部电路的奇偶校验检测信号DQ0-DQ3反相并且输出以刷新某些单元。
反相器54将比较停止检测信号反相并且输出，以使内部的刷新信号无效。
“与非”元件55-58分别将比较停止检测信号和内部刷新地址信号DQ0-DQ3的反相逻辑积输出到“与非”元件59-62。
“与非”元件59-62输出反相器50-53输出信号和“与非”元件55-58输出信号的反相逻辑积，如刷新信号DQ0-DQ3一样。
下面将描述根据第二实施例的半导体存储器装置的操作。
下面将描述检查DQ0单元12的过程。为了检查DQ0单元12，使比较停止检测信号为“H”，并且使奇偶校验检测信号DQ0为“H”。
因为在图5中所示的反相器54的输出信号变为“L”，所以提供到“与非”元件55-58的一个输入端的信号变为“L”，使“与非”元件55-58输出的信号为“H”而与内部刷新地址信号DQ0-DQ3的状态无关，内部刷新地址信号DQ0-DQ3指内部产生的刷新信号.
当“与非”元件55-58的输出信号变为“H”时，提供到“与非”元件59-62的一个输入端的信号变为“H”，“与非”元件59-62的输出信号是“H”还是“L”取决于反相器50-53的输出信号。
在本实施例中，因为只有奇偶校验检查测试信号DQ0是“H”，所以只有反相器50的输出信号是“L”并且其它反相器51-53的输出信号是“H”。
结果，只有“与非”元件59的输出信号是“H”，并且其它“与非”元件60-62的输出信号是“L”。因此，DQ0单元12被刷新。
通过这样确定一个被刷新的单元，使分别检查相对于该单元的恢复功能是否正常运行成为可能，这样很容易通过重复检查不正在正常运行的单元来检测出不经常发生的错误。
下面将描述本发明的第三实施例。
图6根据本发明的第三实施例以方框形式示出了半导体存储器装置。图6示出的与图15示出的相同的部分采用相同的参照字符标注，下面对此将不进行详细描述。
根据第三实施例的半导体存储器装置与图15示出的半导体存储器装置不同，其中后者的半导体存储器装置的“异或”电路10被“异或”电路70所替代。根据第三实施例的半导体存储器装置的其它结构方面的详细情况与图15示出的相同。
像“异或”电路10一样，“异或”电路70异或所输入的数据DQ0-DQ3。如果从外部电路输入的一个直接写信号变为“H”，那么“异或”电路70直接将数据写入奇偶校验单元11。
图7以方框形式示出了“异或”电路70的详细配置，如图7所示，“异或”电路70包括反相器80、“异或”(异或)元件81以及传输电路82和83。
反相器80将直接写信号反相并且向传输电路82的反相输入端和传输电路83的非反向输入端提供反相的直接写信号。
“异或”元件81异或数据DQ0-DQ3并且向传输电路83提供结果。
如果直接写信号是“H”，那么传输电路82把数据DQ0作为奇偶校验数据提供给奇偶校验单元11。
如果直接写信号是“L”，那么传输电路83把“异或”元件81的输出信号作为奇偶校验数据提供给奇偶校验单元11。
下面将根据第三实施例描述半导体存储器装置的操作。
首先将描述正常奇偶校验数据的写过程。所有数据DQ0-DQ3被写成“1”后，直接写信号变为“H”，并且“0”作为信号DQ0被输入。此时，图7中示出的传输电路82接通。因此，为“0”的信号DQ0作为奇偶校验信号被写在奇偶校验单元11中。
下面将描述当DQ0单元12正在被刷新时读出写数据的过程。从奇偶校验单元11读出“0”，并且从所有DQ1-DQ3单元13-15读出“1”。不需指定从DQ0单元12读出的数据。然而，如果从DQ0单元12读出“0”，则这些读取的数据被提供给“异或”电路16和选择器18-21。
“异或”电路16异或奇偶校验数据和数据DQ0-DQ3，并且将结果提供至选择器18-21，在本实施例中，DQ0是“0”，DQ1-DQ3是“1”并且奇偶校验数据是“0”.因此，“异或”电路16的输出信号是“1”.
刷新信号生成电路17仅使提供给选择器18的刷新信号为“H”，并且使提供给选择器19-21的其它刷新信号为“L”。因此，选择器19-21直接输出读出的数据“1”。
图16示出的选择器18中，通过传输电路33输出被反相器32反相的信号。因此，读出的数据“0”最终被恢复为原始数据“1”并且输出。
下面将描述不正常的奇偶校验数据的写过程。当所有数据DQ0-DQ3被写成“1”后，提供直接写信号并且把“1”作为数据DQ0输入，此时，图7中示出的传输电路82接通，在奇偶校验单元11中，把为“1”的数据DQ0当作奇偶校验数据写入。
下面将描述当DQ0单元12正在被刷新时，被写入数据的读过程，从奇偶校验单元11读出“1”并且从所有的DQ1-DQ3单元13-15读出“1”。不指定从DQ0单元12读出的数据。然而，如果从DQ0单元12读出“0”，则这些读出数据被提供给“异或”电路16和选择器18-21。
“异或”电路16异或奇偶校验数据和数据DQ0-DQ3，并且将结果提供给选择器18-21。在该实施例中，DQ0是“0”，DQ1-DQ3是“1”，并且奇偶校验数据是“1”。因此，“异或”电路16的输出信号是“0”。
刷新信号生成电路17仅使提供给选择器18的刷新信号为“H”，并且使提供给选择器19-21的其它刷新信号为“L”。因此，选择器19-21直接输出读出数据“1”。
在选择器18中，在图3中示出的“与非”元件30的输出信号变为“L”。因此，读自DQ0单元12的数据“0”通过传输电路33被输出。
结果，只有正在被刷新单元的数据被反相并且输出。因此，如果确认反相数据被从所有的单元输出，则可以确认对于所有单元的恢复功能正在正常运行。
分别对正常奇偶校验数据的写入和不正常奇偶校验数据的写入执行操作检查。这使得检查模式的数量比不改变奇偶校验数据执行检查要大，使详细检查恢复功能是否正在正常操作成为可能。
下面将描述单一使用的和组合使用的实施例的检查过程。
首先，下面将描述单一使用的第一实施例的检查过程。
图8是当根据第一实施例的半导体存储器装置单独使用时执行检查操作的处理序列的流程图。处理序列正常地给出输入数据DQ0-DQ3以产生奇偶校验数据，并且直接读出和验证写在奇偶校验单元11中的奇偶校验数据。当启动该处理序列时，执行下列步骤：
步骤S10：
输入数据DQ0-DQ3被写在半导体存储器装置中。因此，输入数据DQ0-DQ3被分别写在DQ0-DQ3单元12-15并且由“异或”电路10提供的奇偶校验数据被写在奇偶校验单元11中。
步骤S11：
检测信号被输入到半导体存储器装置中。因此，传输电路36接通，允许直接输出奇偶校验数据。
步骤S12：
从半导体存储器装置中读出数据DQ0。
步骤S13：
确定从半导体存储器装置中读出的数据DQ0即奇偶校验数据正常与否，因为读出的奇偶校验数据应与的输入数据DQ0-DQ3的异或相等，所以确定输入数据DQ0-DQ3的异或和读出的奇偶校验数据彼此是否相等。如果输入数据DQ0-DQ3的异或和读出的奇偶校验数据彼此相等，则奇偶校验数据被判断为正常并且控制转到步骤S14。否则，控制转到步骤S15。
步骤S14：
表明读出的奇偶校验数据是正常的消息被显示在显示装置(未出示)上。
步骤S15：
表明读出的奇偶校验数据不正常的消息被显示在显示装置(未出示)上。
在上述过程中，输入数据DQ0-DQ3以正常的操作模式被输入到半导体存储器装置上以产生奇偶校验数据，并且提供检测信号以直接读取和验证存储在奇偶校验单元11中的奇偶校验数据。
下面将描述本发明的第三实施例，它是第一实施例和第二实施例的结合。在第一实施例中，可以直接从奇偶校验单元11读出奇偶校验数据。在第二实施例中，所需数据可直接被写在奇偶校验单元11中。将这些特点彼此结合以在奇偶校验单元11中写入所需数据并且直接读出写在奇偶校验单元11中的数据，由此可以确定奇偶校验单元11是否正在正常运行。
图9是根据第三实施例的半导体存储器装置的操作序列的流程图，第三实施例是根据第一实施例和第二实施例半导体存储器装置的结合。
当启动处理序列时，执行下列步骤：
步骤S20：
直接写信号被输入到半导体存储器装置。因此，图7所示的传输电路82接通，把输入数据DQ0直接写在奇偶校验数据11中。
步骤S21：
所需数据DQ0被写入半导体存储器装置中。因为作为步骤S20的结果，传输电路82已经被直接写信号打开，因此所需数据DQ0被直接写入奇偶校验单元11。
步骤S22：
检测信号被输入到半导体存储器装置。因此，图3示出的传输电路36接通，允许从DQ0的外部电路端直接读出奇偶校验数据。
步骤S23：
从半导体存储器装置中读出数据DQ0。因此，通过传输电路36从奇偶校验单元11中可直接读出奇偶校验数据。
步骤S24：
确定从半导体存储器装置中读出的奇偶校验数据和写入的奇偶校验数据(DQ0)彼此是否相等。如果从半导体存储器装置中读出的奇偶校验数据和写入的奇偶校验数据(DQ0)彼此相等，则控制转到步骤S25，否则，控制转到步骤S26。
步骤S25：
表明被读出的奇偶校验数据正常的消息被显示在显示装置(未示出)上。
步骤S26：
表明被读出的奇偶校验数据不正常的消息被显示在显示装置(未示出)上。
在上述过程中，可以在奇偶校验单元11中直接写入数据并且也直接读出数据以及验证该读出数据及写入数据正常与否。
下面将描述根据本发明第四实施例的检查过程，第四实施例是第二实施例和第三实施例的结合。在第二实施例中，可以选择被刷新的单元。在第三实施例中，数据可以直接被写入奇偶校验单元11。这些特点的结合允许在奇偶校验单元11中写入所需的数据，并且也允许把所需的单元指定为被刷新的单元，由此检查对每一单元数据的恢复功能是否正在正常工作。
图10是根据第五实施例的半导体存储器装置操作序列的流程图，第五实施例是根据第三实施例和第四实施例的半导体存储器装置的结合。当启动处理序列时，执行下列步骤：
步骤S30：
在半导体存储器装置中写入所需的数据DQ0-DQ3。
步骤S31：
直接写信号被输入到半导体存储器装置。结果，图7中示出的传输电路82接通，直接提供输入数据DQ0到奇偶校验数据11。
步骤S32：
在半导体存储器装置中写入所需数据DQ0。通过传输电路82，数据DQ0被直接写入奇偶校验单元11。
步骤S33：
将比较停止检测信号提供到半导体存储器装置并且将奇偶校验信号输入到其中以选择所需的单元作为要被刷新的单元。例如，如果DQ0单元12要被刷新，则向半导体存储器装置输入比较停止检测信号并且给其提供奇偶校验检查信号DQ0。结果，所有“与非”元件55-58的输出信号变为“H”，“与非”元件59取决于奇偶校验检查测试信号DQ0输出刷新信号。
步骤S34：
在步骤S33中要被刷新的所选块的数据被从半导体存储器装置中读出。在该例中，由于选择DQ0单元12作为要被刷新的单元，所以数据DQ0从其中读出。
步骤S35：
从半导体存储器装置中读出要被刷新的所选块的数据，并且确定该读出数据正常与否。具体地说，基于步骤S30中被输入的数据DQ0-DQ3和步骤S32中被写入的奇偶校验数据之间的关系，来确定读出数据正常与否。如果读出数据正常，则控制转到步骤S36，否则，控制转到步骤S37。
步骤S36：
表明被读出的奇偶校验数据是正常的消息被显示在显示装置(未示出)上。
步骤S37：
表明被读出的奇偶校验数据是不正常的消息被显示在显示装置(未示出)上。
步骤S38：
确定对所有块的检查完成与否。如果未完成，则控制返回到步骤S30重复上述过程，否则，结束该过程。
在上述过程中，由于奇偶校验数据直接被写在奇偶校验单元，并且选择一个要被刷新的单元。所以，可以确认对于选择单元的数据存储功能是否正在正常工作。
上述示出和描述的电路只是通过举例的方式给出，本发明不限于此示出的电路。
根据本发明的能同时读取数据和刷新数据的半导体存储器装置包括用于接收从外部电路输入的数据的数据输入电路，用于从数据输入电路的输入数据中产生奇偶校验数据的奇偶校验生成电路，用于存储输入电路的输入数据和奇偶校验电路产生的奇偶校验数据的存储器，用于刷新存储器的刷新电路，用于从存储器中读出数据的读取电路，当读取电路读出数据时，通过从其它正常读出的数据和相应的奇偶校验数据恢复被刷新电路刷新的数据的恢复电路，用于输出由读取电路读出的数据和输出由恢复电路恢复的数据的数据输出电路，用于直接读出和输出存储在存储器中的奇偶校验数据的奇偶校验输出电路。根据一些配置，检查奇偶校验数据是否被正常产生。
根据本发明的能同时读取数据和刷新数据的另一半导体存储器装置包括用于接收从外部电路输入的数据的数据输入电路，用于从数据输入电路的输入数据中产生奇偶校验数据的奇偶校验生成电路，用于存储输入电路的输入数据和奇偶校验电路产生的奇偶校验数据的存储器，用于刷新存储器的刷新电路，用于从存储器中读出数据的读取电路，当读取电路读出数据时，通过从其它正常读出的数据和对应的奇偶校验数据恢复被刷新电路刷新的数据的恢复电路，用于输出由读取电路读出的数据和输出由恢复电路恢复的数据的数据输出电路，用于在存储器的存储奇偶校验数据的区域中直接写入由外部电路提供的所需数据的写入电路。根据这一配置，可以建立所需的奇偶校验数据和检查数据恢复功能是否正在正常工作。
根据本发明的能同时读取数据和刷新数据的再一半导体存储器装置包括用于接收从外部电路输入的数据的数据输入电路，用于从来自数据输入电路的输入数据中产生奇偶校验数据的奇偶校验生成电路，用于存储来自输入电路的输入数据和奇偶校验电路产生的奇偶校验数据的存储器，用于刷新存储器的刷新电路，用于从存储器中读出数据的读取电路，当读取电路读出数据时，通过从其它正常读出的数据和对应的奇偶校验数据恢复被刷新电路刷新的数据的恢复电路，用于输出由读取电路读出的数据和输出由恢复电路恢复的数据的数据输出电路，用于根据来自外部电路的请求控制刷新电路刷新指定区域的控制电路。根据一些配置，可以选则一个被刷新的区域，由此检查所选区域的数据恢复功能是否正在正常工作。
上述内容可以被看做对本发明原理的说明。此外，由于本领域的技术人员易于想到大量的修改和变化，因此其目的不是把本发明限定在所示出和所描述的完全一样的结构和应用，因此，所有适当的修改和其等同被认为是在后附权利要求书和其等同的范围内。

Claims (9)

1.一种能同时读取数据和刷新数据的半导体存储器装置，包括：
用于接收从外部电路输入的数据的数据输入电路；
用于从所述数据输入电路输入的数据中产生奇偶校验数据的奇偶校验生成电路；
用于存储从所述数据输入电路输入的数据和从所述奇偶校验生成电路产生的奇偶校验数据的存储器；
用于刷新所述存储器的刷新电路；
用于从所述存储器读取数据的读取电路；
当所述读取电路读取数据时，通过从其它正常读出的数据和相应的奇偶校验数据恢复被所述刷新电路刷新的数据的恢复电路；
用于输出由所述读取电路读取的数据和输出由所述恢复电路恢复的数据的数据输出电路；和
用于直接读取和输出存储在所述存储器中的奇偶校验数据的奇偶校验输出电路。
2.根据权利要求1的半导体存储器装置，其中所述奇偶校验输出电路通过一个端子输出奇偶校验数据，该端子与所述数据输出电路输出数据的端子相同。
3.一种能同时读取数据和刷新数据的半导体存储器装置，包括：
用于接收从外部电路输入的数据的数据输入电路；
用于从所述数据输入电路输入的数据中产生奇偶校验数据的奇偶校验生成电路；
用于存储从所述数据输入电路输入的数据和从所述奇偶校验生成电路产生的奇偶校验数据的存储器；
用于刷新所述存储器的刷新电路；
用于从所述存储器读取数据的读取电路；
当所述读取电路读取数据时，通过从其它正常读出的数据和相应的奇偶校验数据恢复被所述刷新电路刷新的数据的恢复电路；
用于输出由所述读取电路读取的数据和输出被所述恢复电路恢复的数据的数据输出电路；
用于在存储所述奇偶校验数据的存储器的一个区域内直接写入从外部电路提供的所需数据的写入电路；
4.根据权利要求3的半导体存储器装置，其中所述写入电路通过一个端子输入所需数据，该端子与所述数据输入电路输入数据的端子相同。
5.根据权利要求3的半导体存储器装置，还包括用于读出和直接输出存储在所述存储器中的所述奇偶校验数据的奇偶校验输出电路。
6.一种能同时读取数据和刷新数据的半导体存储器装置，包括：
用于接收从外部电路输入的数据的数据输入电路；
用于从所述数据输入电路输入的数据中产生奇偶校验数据的奇偶校验生成电路；
用于存储从所述数据输入电路输入的数据和从所述奇偶校验生成电路产生的奇偶校验数据的存储器；
用于刷新所述存储器的刷新电路；
用于从所述存储器读取数据的读取电路；
当所述读取电路读取数据时，通过从其它正常读出的数据和相应的奇偶校验数据恢复被所述刷新电路刷新的数据的恢复电路；
用于输出由所述读取电路读取的数据和输出被所述恢复电路恢复的数据的数据输出电路；和
用于根据外部电路的请求来控制所述刷新电路刷新指定区域的控制电路。
7.根据权利要求6的半导体存储器装置，其中，所述控制电路禁止在所述存储器中所有区域上的刷新操作，并且所述数据输出电路基于奇偶校验数据输出未被恢复的数据。
8.根据权利要求6的半导体存储器装置，其中所述控制电路控制所述刷新电路刷新由外部电路指定的区域，并且所述数据输出电路基于奇偶校验数据输出从所述被刷新和恢复的区域读取的数据。
9.根据权利要求6的半导体存储器装置，还包括用于在存储所述奇偶校验数据的所述存储器的一个区域中直接写入从外部电路提供的所需数据，并且所述控制电路控制所述刷新电路刷新一个由外部电路指定的区域。
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