KR100823013B1 - 반도체 기억 장치 - Google Patents

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KR100823013B1
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오쿠다마사키
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치의 데이터 복원 기능이 정상적으로 동작하고 있는지의 여부를 체크하는 것을 목적으로 한다.
데이터 입력 수단(1)은 외부로부터 데이터의 입력을 수신한다. 패리티 생성 수단(2)은 데이터 입력 수단(1)으로부터 입력된 데이터로부터 패리티를 생성한다. 기억 수단(3)은 데이터 입력 수단(1)으로부터 입력된 데이터와 패리티 생성 수단(2)에 의해서 생성된 패리티를 기억한다. 리프레시 수단(4)은 기억 수단(3)을 리프레시한다. 판독 수단(5)은 기억 수단(3)으로부터 데이터를 판독한다. 복원 수단(6)은 판독 수단(5)이 데이터를 판독하고 있는 동안에 리프레시 수단(4)이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원한다. 데이터 출력 수단(7)은 판독 수단(5)에 의해서 판독된 데이터와 복원 수단(6)에 의해서 복원된 데이터를 출력한다. 패리티 출력 수단(8)은 기억 수단(3)에 기억되어 있는 패리티를 직접 판독하여 출력한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 동작 원리를 설명하는 원리도.
도 2는 본 발명의 제1 실시예의 구성예를 도시하는 도면.
도 3은 도 2에 도시된 셀렉터의 상세한 구성예를 도시하는 도면.
도 4는 본 발명의 제2 실시예의 구성예를 도시하는 도면.
도 5는 도 4에 도시된 리프레시 신호 발생 회로의 상세한 구성예를 도시하는 도면.
도 6은 본 발명의 제3 실시예의 구성예를 도시하는 도면.
도 7은 도 6에 도시된 XOR 회로의 상세한 구성예를 도시하는 도면.
도 8은 제1 실시예를 단일체로 사용한 경우의 체크 동작의 처리 흐름을 설명하는 흐름도.
도 9는 제1 실시예와 제2 실시예를 조합시킨 제3 실시예의 동작에 관해서 설명하는 흐름도.
도 10은 제3 실시예와 제4 실시예를 조합시킨 제5 실시예의 동작에 관해서 설명하는 흐름도.
도 11은 이전 출원에 따른 반도체 기억 장치의 동작 원리를 도시하는 도면.
도 12는 이전 출원에 따른 반도체 기억 장치에 있어서의 메모리 어레이로부 터의 데이터의 판독 동작을 설명하는 도면.
도 13은 이전 출원에 따른 반도체 기억 장치에 있어서의 리프레시 동작에 관해서 설명하는 도면.
도 14는 이전 출원에 따른 반도체 기억 장치에 있어서 리프레시하는 서브블록과 데이터의 판독 대상이 되는 서브블록이 중복된 경우의 동작을 도시하는 도면.
도 15는 이전 출원에 따른 반도체 기억 장치의 더욱 상세한 구성예를 도시하는 도면.
도 16은 도 15에 도시된 셀렉터의 상세한 구성예를 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 데이터 입력 수단
2 : 패리티 생성 수단
3 : 기억 수단
4 : 리프레시 수단
5 : 판독 수단
6 : 복원 수단
7 : 데이터 출력 수단
8 : 패리티 출력 수단
10 : XOR 회로
11 : 패리티 셀
12∼15 : DQ0∼DQ3 셀
16 : XOR 회로
17 : 리프레시 신호 발생 회로
18∼21 : 셀렉터
26 : 리프레시 신호 발생 회로
70 : XOR 회로
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 관한 것이다.
소위 DRAM(Dynamic Random Access Memory)은 메모리 셀을 리프레시할 필요가 있기 때문에, 종래에는 외부로부터의 액세스를 일단 정지하여 리프레시를 실행하였다.
그러나, 외부로부터의 액세스를 일단 정지하면, 그 만큼 액세스에 대한 응답 시간이 연장되기 때문에, 고속의 액세스가 요구되는 경우에는 불리하게 된다.
그래서, 본 출원인은 리프레시 중에도 외부로부터의 액세스가 가능한 반도체 기억 장치(이하, 이전 출원에 따른 반도체 기억 장치라 칭함)를 제안하고 있다.
도 11은 이전 출원에 따른 반도체 기억 장치의 동작 원리를 도시한 도면이다. 이 도면에 도시한 바와 같이, 이전 출원에 따른 반도체 기억 장치는 16 개의 서브블록으로 이루어지는 메모리 어레이와 4 개의 서브블록으로 이루어지는 패리티 어레이로 구성되어 있다.
여기서, 각 서브블록은 메모리 셀이 매트릭스형으로 배치되어 이루어지는 셀 어레이, S/A(Sense Amplifier) 및 디코더에 의해 구성되어 있다.
또한, 메모리 어레이를 구성하는 서브블록은 통상의 데이터를 저장하고 있고, 패리티 어레이를 구성하는 서브블록은 패리티를 저장하고 있다.
도 12는 메모리 어레이로부터의 데이터의 판독 동작을 설명하는 도면이다. 이 도면에 도시된 바와 같이, 데이터를 판독할 때에는 행 방향으로 연속되는 서브블록(어두운 부분의 서브블록)을 대상으로 하여 데이터(D1∼D4)를 판독한다.
도 13은 리프레시 동작에 관해서 설명하는 도면이다. 이와 같이, 이전 출원에 따른 반도체 기억 장치에서는 서브블록을 1개씩 순서대로 리프레시한다. 이 도면의 예에서는 해칭(hatching)되어 표시된 서브블록(2-3)이 리프레시의 대상이 되고 있다. 또한, 구체적인 동작예로서는 예를 들어, 서브블록을 1행씩 좌측에서 우측으로 리프레시하여, 1 행에 포함된 모든 서브블록의 리프레시가 종료된 경우에 다음 행의 리프레시를 실행하는 방식이다.
도 14는 리프레시 동작과 데이터의 판독 동작을 병행하여 실행하는 경우에, 리프레시되는 서브블록과 데이터의 판독 대상이 되는 서브블록이 중복된 경우의 동작을 도시하는 도면이다.
이 도면의 예에서는 메모리 어레이의 서브블록(2-1∼2-4)이 데이터의 판독 대상이 되고 있으며, 또한, 서브블록(2-3)이 리프레시의 대상이 되고 있다.
이 경우에는 서브블록(2-3)으로부터 데이터를 판독할 수 없기 때문에, 이전 출원에 따른 반도체 기억 장치에서는 서브블록(2-1, 2-2, 2-4)으로부터 출력되는 데이터와 서브블록(2P)으로부터 판독된 패리티를 데이터 복원 회로(200)에 공급하여, 이것으로부터 서브블록(2-3)의 데이터를 복원하도록 구성하고 있다.
도 15는 이전 출원에 따른 반도체 기억 장치의 더욱 상세한 구성예를 도시하는 도면이다. 이 도면에 도시된 바와 같이, 이전 출원에 따른 반도체 기억 장치는 XOR 회로(10), 패리티 셀(11), DQ0 셀(12)∼DQ3 셀(15), XOR 회로(16), 리프레시 신호 발생 회로(17) 및 셀렉터(18∼21)에 의해 구성되어 있다.
여기서, XOR 회로(10)는 입력된 데이터(DQ0∼DQ3)의 배타적 논리합을 연산하여, 얻어진 결과를 패리티로서 패리티 셀(11)에 기록한다.
DQ0 셀(12)∼DQ3 셀(15)은 입력된 데이터를 기억하는 동시에, 판독 요구에 따라 판독한 데이터를 후단의 셀렉터(18∼21)에 공급한다.
리프레시 신호 발생 회로(17)는 DQ0 셀(12)∼DQ3 셀(15)을 리프레시하기 위한 리프레시 신호를 발생시켜 셀렉터(18∼21)에 공급한다. 이 예에서는 DQ0 셀(12)이 해칭(hatching)되어 도시되어 있고, 이 셀이 리프레시 중이기 때문에, 리프레시 신호 발생 회로(17)로부터 출력되는 신호는 셀렉터(18)에 대한 출력만이 "H"(HIGH)의 상태이며, 그 이외는 "L"(LOW) 상태가 되고 있다.
셀렉터(18∼21)는 XOR 회로(16)의 출력과 리프레시 신호 발생 회로(17)의 출력이 함께 "H" 상태인 경우에는 DQ0 셀(12)∼DQ3 셀(15)로부터의 출력을 반전한 신호를 선택하여 출력하고, 그 이외의 경우에는 DQ0 셀(12)∼DQ3 셀(15)로부터의 출력을 그대로 출력한다.
도 16은 셀렉터(18∼21)의 상세한 구성예를 도시하는 도면이다.
이 도면에 도시된 바와 같이, 셀렉터는 NAND 소자(30), 인버터(31, 32) 및 트랜스퍼 회로(33, 34)에 의해 구성되어 있다.
NAND 소자(30)는 리프레시 신호 발생 회로(17)의 출력 신호(이하, 리프레시 신호라 칭함)와 XOR 회로(16)의 출력 신호(이하, XOR 신호라 칭함)와의 논리곱을 반전한 결과를 인버터(31), 트랜스퍼 회로(33)의 반전 입력 단자 및 트랜스퍼 회로(34)의 비반전 입력 단자에 공급한다.
인버터(31)는 NAND 소자(30)의 출력을 반전한 결과를 트랜스퍼 회로(33)의 비반전 입력 단자와 트랜스퍼 회로(34)의 반전 입력 단자에 공급한다.
인버터(32)는 대응하는 셀[DQ0 셀(12)∼DQ3 셀(15) 중의 어느 하나]의 출력을 반전한 결과를 트랜스퍼 회로(33)에 공급한다.
트랜스퍼 회로(33)는 NAND 소자(30)의 출력이 "L" 상태인 경우에는 인버터(32)로부터의 신호를 출력한다.
트랜스퍼 회로(34)는 NAND 소자(30)의 출력이 "H" 상태인 경우에는 셀 데이터를 그대로 출력한다.
다음에는, 이전 출원에 따른 반도체 기억 장치의 동작에 관해서 설명한다.
입력 데이터(DQ0∼DQ3)가 입력되면, XOR 회로(10)는 이들의 배타적 논리합을 연산하여 패리티 셀(11)에 공급한다. 패리티 셀(11)은 XOR 회로(10)로부터의 출력을 패리티로서 저장한다.
또한, DQ0 셀(12)∼DQ3 셀(15)은 입력 데이터(DQ0∼DQ3)를 각각 기억한다. 또한, 이 예에서, DQ0∼DQ3은 모두 "1"이기 때문에, DQ0 셀(12)∼DQ3 셀(15)에는 각각 "1"이 저장되고, 또한 패리티 셀(11)에는 DQ0∼DQ3의 모두의 배타적 논리합인 "0"이 저장된다.
이러한 상태에서, 데이터의 판독이 요구된 경우에는 DQ0 셀(12)∼DQ3 셀(15)과 패리티 셀(11)로부터 해당되는 데이터가 판독된다. 이 때, DQ0 셀(12)이 리프레시의 대상으로 되어 있다면, 이 셀로부터는 데이터를 정상적으로 판독할 수 없기 때문에, 판독된 데이터는 부정(不定)(?)이 된다.
XOR 회로(16)는 DQ0 셀(12)∼DQ3 셀(15)로부터 판독된 데이터와 패리티 셀(11)로부터 판독된 패리티와의 배타적 논리합을 연산하여, 셀렉터(18∼21)에 XOR 신호로서 공급한다. 이 XOR 신호는 DQ0 셀(12)∼DQ3 셀(15)에 기록된 데이터와 판독된 데이터가 일치하지 않는 경우에는 "H"의 상태가 되고, 그 이외의 경우에는 "L" 상태가 된다. 즉, XOR 신호가 "H" 상태인 경우에는 에러가 발생하고 있음을 나타낸다.
이 예에서는 DQ0이 부정이며, 이 데이터가 "1"이면, 기록된 데이터와 판독된 데이터는 모두 일치하기 때문에, XOR 신호는 "L" 상태로 되고, 한편, 이 데이터가 "0"이면, 기록된 데이터와 판독된 데이터가 일치하지 않기 때문에 XOR 신호는 "H"상태로 된다.
XOR 신호가 "H" 상태인 경우를 생각하면, 리프레시 신호 발생 회로(17)로부터 셀렉터(18)에 공급되는 신호는 "H" 상태이기 때문에, NAND 소자(30)의 출력은 "L" 상태가 된다. 그 결과, 트랜스퍼 회로(33)가 "ON" 상태로 되기 때문에, 입력된 DQ0인 "0"이 반전된 "1"이 출력된다. 이 "1"은 입력된 DQ0과 동일하기 때문에, 데이터가 정상적으로 복원된다.
한편, DQ0 셀(12)의 출력이 "1"인 경우에는 XOR 신호가 "L" 상태가 되기 때문에, NAND 소자(30)의 출력은 "H" 상태가 된다. 그 결과, 트랜스퍼 회로(34)가 "ON" 상태가 되기 때문에, DQ0이 그대로 출력된다.
또한, 셀렉터(19∼21)는 리프레시 신호 발생 회로(17)의 출력 신호가 "L" 상태이기 때문에, 각각의 셀렉터의 NAND 소자(30)의 출력이 "H" 상태가 되고, 트랜스퍼 회로(34)가 "ON" 상태가 되기 때문에, DQ1 셀(13)∼DQ3 셀(15)로부터 판독된 데이터는 그대로 출력된다.
이상 설명한 바와 같이, 이전 출원에 따른 반도체 기억 장치에 의하면, 리프레시 동작과 판독 동작이 동시에 실행된 경우에도, 패리티 셀(11)에 저장된 데이터와 그 밖의 데이터로부터 리프레시 중의 셀에 저장되어 있는 데이터를 복원하도록 하였기 때문에, 판독 동작과 리프레시 동작을 병행하여 실행하는 것이 가능하고, 그 결과, 액세스 속도를 향상시킬 수 있다.
그런데, 이상 설명한 이전 출원에 따른 반도체 기억 장치의 경우, 패리티 셀(11)에 저장되어 있는 패리티를 직접 판독하고 기록할 수 없기 때문에, 패리티 셀(11) 및 그것에 부수되는 기능(데이터의 복원 기능)이 정상인지의 여부를 판정하는 것이 곤란한 문제점이 있었다.
또한, DQ0 셀(12)∼DQ3 셀(15)에 저장된 데이터를 판독할 때에는 리프레시의 상황에 따라서 패리티에 의한 복원 처리가 실시되기 때문에, 저장된 데이터를 직접 판독할 수 없어, 동작 체크가 곤란한 문제점도 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치로서, 동작 체크를 용이하게 실행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해, 도 1에 도시한 바와 같이, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 수신하는 데이터 입력 수단(1)과, 이 데이터 입력 수단(1)으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단(2)과, 상기 데이터 입력 수단(1)으로부터 입력된 데이터와 패리티 생성 수단(2)에 의해서 생성된 패리티를 기억하는 기억 수단(3)과, 이 기억 수단(3)을 리프레시하는 리프레시 수단(4)과, 상기 기억 수단(3)으로부터 데이터를 판독하는 판독 수단(5)과, 이 판독 수단(5)이 데이터를 판독하고 있는 동안에 리프레시 수단(4)이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단(6)과, 상기 판독 수단(5)에 의해서 판독된 데이터와 복원 수단(6)에 의해서 복원된 데이터를 출력하는 데이터 출력 수단(7)과, 상기 기억 수단(3)에 기억되어 있는 패리티를 직접 판독하여 출력하는 패리티 출력 수단(8)을 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
여기서, 데이터 입력 수단(1)은 외부로부터 데이터의 입력을 수신한다. 패리 티 생성 수단(2)은 데이터 입력 수단(1)으로부터 입력된 데이터로부터 패리티를 생성한다. 기억 수단(3)은 데이터 입력 수단(1)으로부터 입력된 데이터와 패리티 생성 수단(2)에 의해서 생성된 패리티를 기억한다. 리프레시 수단(4)은 기억 수단(3)을 리프레시한다. 판독 수단(5)은 기억 수단(3)으로부터 데이터를 판독한다. 복원 수단(6)은 판독 수단(5)이 데이터를 판독하고 있는 동안에 리프레시 수단(4)이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원한다. 데이터 출력 수단(7)은 판독 수단(5)에 의해서 판독된 데이터와 복원 수단(6)에 의해서 복원된 데이터를 출력한다. 패리티 출력 수단(8)은 기억 수단(3)에 기억되어 있는 패리티를 직접 판독하여 출력한다.
또한, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 수신하는 데이터 입력 수단과, 이 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단과, 상기 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억하는 기억 수단과, 이 기억 수단을 리프레시하는 리프레시 수단과, 상기 기억 수단으로부터 데이터를 판독하는 판독 수단과, 이 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단과, 상기 판독 수단에 의해서 판독된 데이터와 복원 수단에 의해서 복원된 데이터를 출력하는 데이터 출력 수단과, 상기 기억 수단의 패리티가 기억되는 영역에 대하여 외부로부터 공급된 소망의 데이터를 직접 기록하는 기록 수단을 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
여기서, 데이터 입력 수단은 외부로부터 데이터의 입력을 수신한다. 패리티 생성 수단은 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성한다. 기억 수단은 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억한다. 리프레시 수단은 기억 수단을 리프레시한다. 판독 수단은 기억 수단으로부터 데이터를 판독한다. 복원 수단은 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원한다. 데이터 출력 수단은 판독 수단에 의해서 판독된 데이터와 복원 수단에 의해서 복원된 데이터를 출력한다. 기록 수단은 기억 수단의 패리티가 기억되는 영역에 대하여 외부로부터 공급된 소망의 데이터를 직접 기록한다.
또한, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 수신하는 데이터 입력 수단과, 이 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단과, 상기 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억하는 기억 수단과, 이 기억 수단을 리프레시하는 리프레시 수단과, 상기 기억 수단으로부터 데이터를 판독하는 판독 수단과, 이 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단과, 상기 판독 수단에 의해서 판독된 데이터와 복원 수단에 의해서 복원된 데 이터를 출력하는 데이터 출력 수단과, 외부로부터의 요구에 따른 소정의 영역이 리프레시의 대상이 되도록 리프레시 수단을 제어하는 제어 수단을 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
여기서, 데이터 입력 수단은 외부로부터 데이터의 입력을 수신한다. 패리티 생성 수단은 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성한다. 기억 수단은 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억한다. 리프레시 수단은 기억 수단을 리프레시한다. 판독 수단은 기억 수단으로부터 데이터를 판독한다. 복원 수단은 판독 수단이 데이터를 판독하고 있는 동안에, 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원한다. 데이터 출력 수단은 판독 수단에 의해서 판독된 데이터와 복원 수단에 의해서 복원된 데이터를 출력한다. 제어 수단은 외부로부터의 요구에 따른 소정의 영역이 리프레시의 대상이 되도록 리프레시 수단을 제어한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명의 동작 원리를 설명하는 원리도이다. 이 도면에 있어서, 데이터 입력 수단(1)은 외부로부터 데이터의 입력을 수신한다.
패리티 생성 수단(2)은 데이터 입력 수단(1)으로부터 입력된 데이터로부터 패리티를 생성한다.
기억 수단(3)은 데이터 입력 수단(1)으로부터 입력된 데이터와 패리티 생성 수단(2)에 의해 생성된 패리티를 기억한다.
리프레시 수단(4)은 기억 수단(3)을 리프레시한다.
판독 수단(5)은 기억 수단(3)으로부터 데이터를 판독한다.
복원 수단(6)은 판독 수단(5)이 데이터를 판독하고 있는 동안에, 리프레시 수단(4)이 리프레시의 대상으로 하고 있는 영역으로부터의 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원한다.
데이터 출력 수단(7)은 판독 수단(5)에 의해서 판독된 데이터와 복원 수단(6)에 의해서 복원된 데이터를 출력한다.
패리티 출력 수단(8)은 기억 수단(3)에 기억되어 있는 패리티를 직접 판독하여 출력한다.
다음에, 도 1의 원리도의 동작에 관해서 설명한다.
데이터 입력 수단(1)은 반도체 기억 장치의 외부로부터 기록하고자 하는 데이터의 입력을 수신하여, 기억 수단(3)과 패리티 생성 수단(2)에 각각 공급한다.
패리티 생성 수단(2)은 입력된 데이터 모두의 배타적 논리합을 연산하여 패리티로서 출력한다.
기억 수단(3)은 데이터 입력 수단(1)으로부터 입력된 데이터와 패리티 생성 수단(2)으로부터 공급된 패리티를 각각 다른 영역에 저장한다.
리프레시 수단(4)은 기억 수단(3)을 소정의 주기로 리프레시하여, 기억되어 있는 데이터가 상실되는 것을 방지한다.
판독 수단(5)은 외부로부터 주어진 판독 요구에 따라서, 기억 수단(3)의 소정의 영역에 저장되어 있는 데이터를 판독하여 복원 수단(6)에 공급한다.
복원 수단(6)은 기억 수단(3)으로부터 데이터를 판독할 때에, 리프레시 수단(4)이 리프레시의 대상으로 하고 있는 영역의 데이터에 대해서는 정상적으로 판독된 다른 데이터와 패리티와의 배타적 논리합을 연산함으로써, 기록된 데이터와 판독된 데이터가 일치하고 있는지의 여부를 판정하고, 일치하지 않는 경우에는 리프레시 중인 데이터의 논리를 반전함으로써 복원하여 출력한다.
데이터 출력 수단(7)은 복원된 데이터와 다른 정상적인 데이터를 외부로 출력한다.
패리티 출력 수단(8)은 외부로부터 요구가 이루어진 경우에는 기억 수단(3)에 기억되어 있는 패리티를 직접 판독하여 외부로 출력한다.
이상과 같은 동작에 의해, 기억 수단(3)에 기억되어 있는 패리티를 직접 판독할 수 있기 때문에, 데이터 입력 수단(1)에 대하여 주어진 데이터와 판독된 패리티의 관계로부터, 패리티 데이터가 정상적으로 생성되고 있는지의 여부를 체크하는 것이 가능하게 된다.
다음에는, 본 발명의 실시예에 관하여 설명한다.
도 2는 본 발명의 제1 실시예의 구성예를 도시하는 도면이다.
이 도면에 도시한 바와 같이, 본 실시예의 반도체 기억 장치는 XOR 회로(10), 패리티 셀(11), DQ0 셀(12)∼DQ3 셀(15), XOR 회로(16), 리프레시 신호 발생 회로(17), 셀렉터(25, 19∼21)에 의해서 구성되어 있다. 또한, 도 15에 도시된 이전 출원에 따른 반도체 기억 장치와 비교하면 셀렉터(18)가 셀렉터(25)로 치환되어 있다. 그 밖의 구성은 도 15의 경우와 동일하다.
여기서, XOR 회로(10)는 입력된 데이터(DQ0∼DQ3)의 배타적 논리합을 연산하여 패리티 셀(11)에 패리티로서 기록한다.
DQ0 셀(12)∼DQ3 셀(15)은 입력된 데이터를 기억하는 동시에, 판독 요구에 따라 데이터를 판독하여 후단의 셀렉터(25, 19∼21)에 각각 공급한다.
리프레시 신호 발생 회로(17)는 리프레시 신호를 발생시켜 DQ0 셀(12)∼DQ3 셀(15)에 공급하는 동시에 셀렉터(25, 19∼21)에 공급한다. 이 예에서는 DQ0 셀(12)이 해칭되어 도시되어 있고, 이 셀이 리프레시 중이다. 즉, 리프레시 신호 발생 회로(17)로부터 출력되는 신호는 셀렉터(25)에 대한 신호만이 "H" 상태이며, 그 외에는 "L" 상태로 되어 있다.
셀렉터(25)는 테스트 신호가 "H" 상태인 경우에는 XOR 신호 및 리프레시 신호의 상태에 관계없이 패리티 셀(11)로부터의 패리티를 출력한다. 또한, 테스트 신호가 "L" 상태이고, XOR 회로(16)의 출력과 리프레시 신호 발생 회로(17)의 출력이 함께 "H" 상태인 경우에는, DQ0 셀(12)로부터의 출력을 반전한 신호를 선택하여 출력한다. 한편, 테스트 신호가 "L" 상태이며, 그 이외의 경우에는 DQ0 셀(12)부터의 출력을 그대로 출력한다.
셀렉터(19∼21)는 XOR 회로(16)의 출력과 리프레시 신호 발생 회로(17)의 출력이 함께 "H" 상태인 경우에는 DQ1 셀(13)∼DQ3 셀(15)로부터의 출력을 반전한 신호를 선택하여 출력하고, 그 이외의 경우에는 DQ1 셀(13)∼DQ3 셀(15)로부터의 출력을 그대로 출력한다.
도 3은 셀렉터(25)의 상세한 구성예를 도시하는 도면이다.
이 도면에 도시한 바와 같이, 셀렉터는 NAND 소자(30), 인버터(31, 32, 37) 및 트랜스퍼 회로(33∼36)에 의해 구성되어 있다.
NAND 소자(30)는 리프레시 신호 발생 회로(17)의 출력 신호인 리프레시 신호와 XOR 회로(16)의 출력 신호인 XOR 신호의 논리곱을 반전한 결과를 인버터(31), 트랜스퍼 회로(33)의 반전 입력 단자 및 트랜스퍼 회로(34)의 비반전 입력 단자에 공급한다.
인버터(31)는 NAND 소자(30)의 출력을 반전한 결과를 트랜스퍼 회로(33)의 비반전 입력 단자와 트랜스퍼 회로(34)의 반전 입력 단자에 공급한다.
인버터(32)는 DQ0 셀(12)의 출력을 반전한 결과를 트랜스퍼 회로(33)에 공급한다.
트랜스퍼 회로(33)는 NAND 소자(30)의 출력이 "L" 상태인 경우에는 인버터(32)로부터의 신호를 출력한다.
트랜스퍼 회로(34)는 NAND 소자(30)의 출력이 "H" 상태인 경우에는 트랜스퍼 회로(35)의 출력, 즉, 셀 데이터를 그대로 출력한다.
인버터(37)는 테스트 신호를 반전한 결과를 트랜스퍼 회로(35)의 비반전 입력 단자와 트랜스퍼 회로(36)의 반전 입력 단자에 공급한다.
트랜스퍼 회로(35)는 테스트 신호가 "L" 상태인 경우에는 셀 데이터를 트랜스퍼 회로(34)에 공급한다.
트랜스퍼 회로(36)는 테스트 신호가 "H" 상태인 경우에는 패리티를 트랜스퍼 회로(34)에 공급한다.
다음에는, 상기 실시예의 동작에 관하여 설명한다.
입력 데이터(DQ0∼DQ3)가 입력되면, XOR 회로(10)는 이들의 배타적 논리합을 연산하여 패리티 셀(11)에 공급한다. 패리티 셀(11)은 XOR 회로(10)로부터 공급된 패리티를 저장한다.
또한, DQ0 셀(12)∼DQ3 셀(15)은 입력 데이터(DQ0∼DQ3)를 각각 기억한다. 또한, 이 예에서는 DQ0∼DQ3은 모두 "1"이기 때문에, DQ0 셀(12)∼DQ3 셀(15)에는 각각 "1"이 저장되고, 또한 패리티 셀(11)에는 DQ0∼DQ3의 모두의 배타적 논리합인 "0"이 저장된다.
이러한 상태에서, 데이터의 판독이 요구된 경우에는 DQ0 셀(12)∼DQ3 셀(15)과 패리티 셀(11)로부터 해당하는 데이터가 판독된다. 이 때, DQ0 셀(12)이 리프레시의 대상이 되면, 이 셀로부터는 데이터를 정상적으로 판독할 수 없기 때문에, 판독된 데이터는 부정(?)이 된다.
XOR 회로(16)는 DQ0 셀(12)∼DQ3 셀(15)로부터 판독된 데이터와 패리티 셀(11)로부터 판독된 패리티와의 배타적 논리합을 연산하여, 셀렉터(25, 19∼21)에 XOR 신호로서 공급한다. 이 XOR 신호는 DQ0 셀(12)∼DQ3 셀(15)에 기록된 데이터와 이것으로부터 판독된 데이터가 일치하지 않는 경우에는 "H"의 상태가 되고, 그 이외의 경우에는 "L" 상태가 된다. 즉, XOR 신호가 "H" 상태인 경우에는 판독 에러가 발생하고 있음을 나타낸다.
이 예에서는 DQ0이 부정이며, 이 데이터가 가령 "1"이면 기록된 데이터와 판독된 데이터는 모두 일치하기 때문에 XOR 신호는 "L" 상태가 되고, 이 데이터가 "0"인 경우에는 기록된 데이터와 판독된 데이터가 일치하지 않기 때문에 XOR 신호는 "H" 상태가 된다.
테스트 신호가 "L" 상태인 경우에 관하여 고려하면, 트랜스퍼 회로(35)가 "ON" 상태가 되고, 트랜스퍼 회로(36)는 "OFF" 상태가 되므로, 실질적으로는 도 16과 같은 식의 회로가 된다. 이 때, XOR 신호가 "H" 상태(판독된 데이터가 에러인 상태)라고 하면, 리프레시 신호 발생 회로(17)로부터 셀렉터(25)에 공급되는 신호는 "H" 상태이기 때문에, NAND 소자(30)의 출력은 "L" 상태가 된다. 그렇게 하면, 트랜스퍼 회로(33)가 "ON" 상태가 되기 때문에, 입력된 DQ0인 "0"이 반전된 "1"이 출력된다. 이 "1"은 입력된 DQ0과 동일하기 때문에, 데이터가 정상적으로 복원된 것으로 된다.
한편, DQ0 셀(12)의 출력이 "1"인 경우에는 XOR 신호가 "L" 상태가 되기 때문에 NAND 소자(30)의 출력은 "H" 상태가 되고, 트랜스퍼 회로(34)가 "ON" 상태가 되기 때문에 DQ0이 그대로 출력되게 된다.
또한, 셀렉터(19∼21)는 리프레시 신호 발생 회로(17)의 출력 신호가 "L"이기 때문에 각각의 셀렉터의 NAND 소자(30)의 출력이 "H" 상태가 되고, 트랜스퍼 회로(34)가 "ON" 상태가 되기 때문에 DQ1 셀(13)∼DQ3 셀(15)로부터 판독된 데이터는 그대로 출력된다.
다음에는, 테스트 신호가 "H" 상태인 경우에 관하여 고려한다. 그 경우에는 트랜스퍼 회로(36)가 "ON" 상태가 되고 트랜스퍼 회로(35)는 "OFF" 상태가 되기 때문에, 패리티가 트랜스퍼 회로(34)에 공급된다.
트랜스퍼 회로(34)는 DQ0 셀(12)이 리프레시의 대상이며, 판독된 데이터가 오류인 경우 이외는 "ON" 상태이기 때문에, 트랜스퍼 회로(34)로부터는 패리티가 출력된다.
이상의 실시예에 따르면, 테스트 신호를 "H" 상태로 함으로써 패리티 셀(11)에 저장되어 있는 패리티를 직접 판독할 수 있기 때문에, 예를 들어 입력 데이터인 DQ0∼DQ3을 적절하게 변경한 경우에 패리티가 정상적으로 생성되고 있는지의 여부를 판정하는 것이 가능하게 된다.
또한, 패리티는 DQ0 데이터가 출력되는 단자(도시하지 않음)로부터 출력되기 때문에, 패리티 출력용의 새로운 단자를 설치할 필요가 없어, 단자수를 증가시키지 않고서 체크 기능을 구비하게 할 수 있다.
한편, 이상의 실시예에서, 인버터(37)로부터의 출력 신호를 NAND 소자(30)의 입력 단자에 공급하여도 된다. 그와 같은 구성에 따르면, 테스트 신호가 "H" 상태로 된 경우에는 리프레시 및 판독된 상태에 관계없이 항상 패리티를 얻을 수 있게 된다.
다음에는, 본 발명의 제2 실시예에 관하여 설명한다.
도 4는 본 발명의 제2 실시예의 구성예를 도시하는 도면이다. 이 도면에서, 도 15의 경우와 대응하는 부분에는 동일한 참조 부호를 사용해서 표시하였기 때문에, 그 설명은 생략한다.
제2 실시예에서는 도 15의 경우와 비교하여 리프레시 신호 발생 회로(17)가 리프레시 신호 발생 회로(26)로 치환되어 있다. 그 밖의 부분은 도 15의 경우와 동 일하다.
리프레시 신호 발생 회로(26)는 DQ0 셀(12)∼DQ3 셀(15) 및 셀렉터(18∼21)에 대하여 리프레시 신호를 생성하여 공급하는 동시에, 외부로부터 비교 정지 신호와 패리티 체크 테스트 신호(DQ0∼DQ3)가 공급된 경우에는 지정된 셀을 리프레시한다.
도 5는 리프레시 신호 발생 회로(26)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시된 바와 같이, 리프레시 신호 발생 회로(26)는 인버터(50∼54)와 NAND 소자(55∼62)에 의해서 구성되어 있다.
여기서, 인버터(50∼53)는 특정의 셀을 리프레시하기 위해 외부로부터 공급된 패리티 체크 테스트 신호(DQ0∼DQ3)를 반전하여 출력한다.
인버터(54)는 내부의 리프레시 신호를 무효로 하기 위한 비교 정지 테스트 신호를 반전하여 출력한다.
NAND 소자(55∼58)는 비교 정지 테스트 신호와 내부 리프레시 어드레스 신호(DQ0∼DQ3)와의 논리곱을 반전한 결과를 NAND 소자(59∼62)에 대하여 출력한다.
NAND 소자(59∼62)는 각각 인버터(50∼53)의 출력과 NAND 소자(55∼58)와의 논리곱을 반전한 결과를 리프레시 신호(DQ0∼DQ3)로서 출력한다.
다음에는, 상기 실시예의 동작에 관해서 설명한다.
우선, DQ0 셀(12)을 체크하는 경우에 관하여 고려한다. 그 경우에는 비교 정지 테스트 신호를 "H" 상태로 하는 동시에, 패리티 체크 테스트 신호(DQ0)를 "H" 상태로 한다.
그렇게 하면, 도 5에 도시된 인버터(54)의 출력은 "L" 상태가 되기 때문에 NAND 소자(55∼58)의 입력 단자의 한쪽은 모두 "L" 상태가 되고, 이들 출력은 내부 리프레시 어드레스 신호(DQ0∼DQ3)의 상태에 관계없이 모두 "H" 상태가 된다. 한편, 내부 리프레시 어드레스 신호(DQ0∼DQ3)는 내부적으로 생성되는 리프레시 신호를 말한다.
NAND 소자(55∼58)의 출력이 "H" 상태가 되면, NAND 소자(59∼62)의 입력 단자의 한쪽은 모두 "H" 상태가 되기 때문에, 인버터(50∼53)의 출력에 따라서 "H" 또는 "L"이 출력되게 된다.
이 예에서는 패리티 체크 테스트 신호(DQ0)만이 "H" 상태이기 때문에 인버터(50)의 출력만이 "L" 상태이며, 그 이외에는 모두 "H" 상태가 된다.
따라서, NAND 소자(59)의 출력만이 "H" 상태가 되고, 그 이외의 출력은 모두 "L" 상태가 된다. 그 결과, DQ0 셀(12)이 리프레시의 대상이 된다.
이와 같이 하여 리프레시의 대상이 되는 셀을 지정하면, 그 셀에 관한 복원 기능이 정상적으로 동작하고 있는지의 여부를 개별적으로 체크하는 것이 가능하게 되기 때문에, 정상적으로 기능하지 않는 셀을 반복 체크함으로써 출현 빈도가 낮은 불량까지도 용이하게 검출할 수 있게 된다.
다음에는, 본 발명의 제3 실시예에 관해서 설명한다.
도 6은 본 발명의 제3 실시예의 구성예를 도시하는 도면이다. 이 도면에서, 도 15의 경우와 대응하는 부분에는 동일한 부호를 사용하여 표시하였기 때문에, 그 설명은 생략한다.
제3 실시예에서는 도 15의 경우와 비교하여 XOR 회로(10)가 XOR 회로(70)로 치환되어 있다. 그 이외의 부분은 도 15의 경우와 동일하다.
XOR 회로(70)는 XOR 회로(10)와 마찬가지로, DQ0∼DQ3의 배타적 논리합을 연산하여 산출하는 동시에, 외부로부터 입력되는 다이렉트 기록 신호가 "H" 상태로 된 경우에는 DQ0 신호를 패리티 셀(11)에 대하여 직접 기록한다.
도 7은 XOR 회로(70)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시된 바와 같이, XOR 회로(70)는 인버터(80), XOR(배타적 논리합) 소자(81) 및 트랜스퍼 회로(82, 83)에 의해서 구성되어 있다.
인버터(80)는 다이렉트 기록 신호를 반전하여 트랜스퍼 회로(82)의 반전 입력 단자와 트랜스퍼 회로(83)의 비반전 입력 단자에 공급한다.
XOR 소자(81)는 DQ0∼DQ3의 배타적 논리합을 연산하여, 얻어진 결과를 트랜스퍼 회로(83)에 공급한다.
트랜스퍼 회로(82)는 다이렉트 기록 신호가 "H" 상태인 경우에는 DQ0을 패리티 신호로서 패리티 셀(11)에 공급한다.
트랜스퍼 회로(83)는 다이렉트 기록 신호가 "L" 상태인 경우에는 XOR 소자(81)의 출력을 패리티 신호로서 패리티 셀(11)에 공급한다.
다음에는, 상기 실시예의 동작에 관하여 설명한다.
우선, 정상적인 패리티를 기록하는 경우에 관하여 설명한다. DQ0∼DQ3의 모두를 "1"로서 기록한 후, 다이렉트 기록 신호를 "H" 상태로 하고, DQ0으로서 "0"을 입력하면, 도 7에 도시된 트랜스퍼 회로(82)가 "ON" 상태가 된다. 그 결과, DQ0인 "0"이 패리티 신호로서 패리티 셀(11)에 기록된다.
계속해서, DQ0 셀(12)이 리프레시 중인 경우에, 기록된 데이터를 판독하는 경우에 관하여 고려하면, 패리티 셀(11)로부터는 "0"이 판독되고, DQ1 셀(13)∼DQ3 셀(15)로부터는 모두 "1"이 판독된다. 또한, DQ0 셀(12)에 대하여 판독되는 데이터는 특정되지 않지만, 예를 들어 "0"이 판독되었다고 하면, 이들 데이터는 XOR 회로(16)와 셀렉터(18∼21)에 공급된다.
XOR 회로(16)는 패리티 및 DQ0∼DQ3의 배타적 논리합을 연산하여, 연산 결과를 셀렉터(18∼21)에 공급한다. 이 예에서는 DQ0은 "0"이고, DQ1∼DQ3은 모두 "1"이며, 또한 패리티는 "0"이기 때문에, XOR 회로(16)의 출력은 "1"이 된다.
리프레시 신호 발생 회로(17)는 셀렉터(18)에 공급하는 리프레시 신호만을 "H" 상태로 하고 그 이외는 모두 "L" 상태로 하기 때문에, 셀렉터(19∼21)로부터는 판독된 그대로의 데이터 "1"이 출력된다.
한편, 셀렉터(18)에서는, 도 16에 도시하는 회로에 있어서, 인버터(32)에 의해 반전된 신호가 트랜스퍼 회로(33)를 통해 출력되기 때문에, 판독된 데이터인 "0"은 최종적으로는 원래의 데이터인 "1"로 복원되어 출력된다.
다음에는, 정상이 아닌 패리티를 기록하는 경우에 관하여 설명한다. DQ0∼DQ3의 모두를 "1"로서 기록한 후, 다이렉트 기록 신호를 공급하고 DQ0으로서 "1"을 입력하면, 도 7에 도시하는 트랜스퍼 회로(82)가 "ON" 상태로 된다. 그 결과, DQ0인 "1"이 패리티 신호로서 패리티 셀(11)에 기록된다.
계속해서, DQ0 셀(12)이 리프레시 중인 경우에, 기록된 데이터를 판독하는 경우에 관하여 고려하면, 패리티 셀(11)로부터는 "1"이 판독되고, DQ1 셀(13)∼DQ3 셀(15)로부터는 모두 "1"이 판독된다. 또한, DQ0 셀(12)에 관하여 판독되는 데이터는 특정되지 않지만, 예들 들어 "0"이 판독되었다고 하면, 이들 데이터는 XOR 회로(16)와 셀렉터(18∼21)에 공급된다.
XOR 회로(16)는 패리티 및 DQ0∼DQ3의 배타적 논리합을 연산하여, 연산 결과를 셀렉터(18∼21)에 공급한다. 이 예에서는 DQ0은 "0"이고, DQ1∼DQ3은 모두 "1"이며 패리티는 "1"이기 때문에, XOR 회로(16)의 출력은 "0"이 된다.
리프레시 신호 발생 회로(17)는 셀렉터(18)에 공급하는 리프레시 신호만을 "H" 상태로 하고, 그 이외는 모두 "L" 상태로 하기 때문에, 셀렉터(19∼21)로부터는 판독된 그대로의 데이터 "1"이 출력된다.
한편, 셀렉터(18)에서는 도 3에 도시된 NAND 소자(30)의 출력이 "L" 상태가 되기 때문에, DQ0 셀(12)로부터 판독된 "0"이 트랜스퍼 회로(33)를 통해 그대로 출력된다.
그 결과, 이 경우에는 리프레시 중인 셀의 데이터만이 반전하여 출력되게 된다. 따라서, 모든 셀로부터 반전한 데이터가 출력되는 것을 확인할 수 있으면, 모든 셀에 관한 복원 기능이 정상적으로 동작하고 있음을 확인할 수 있다.
또한, 정상적인 패리티를 기록한 경우와 정상이 아닌 패리티를 기록한 경우로 나눠 동작 체크를 하고, 패리티의 변경없이 체크를 한 경우보다도 체크의 패턴을 증가시킴으로써, 복원 기능이 정상적으로 동작하고 있는지의 여부를 상세히 검 토하는 것이 가능하게 된다.
다음에는, 상기 실시예를 단일체로 사용한 경우와 조합한 경우에 있어서의 체크 방법에 관해서 설명한다.
우선, 제1 실시예를 단일체로 사용한 경우의 체크 동작을 설명한다.
도 8은 제1 실시예를 단일체로 사용한 경우에 있어서의 체크 동작의 처리 흐름을 설명하는 흐름도이다. 이 흐름도에서는 입력 데이터로서 DQ0∼DQ3을 통상적으로 부여하여 패리티를 생성시키고, 패리티 셀(11)에 기록되어 있는 패리티를 직접 판독하여 검증하고자 하는 것이다. 이 흐름도가 시작되면 이하의 단계가 실행된다.
단계 S10:
반도체 기억 장치에 대하여 입력 데이터(DQ0∼DQ3)를 기록한다. 그 결과, DQ0 셀(12)∼DQ3 셀(15)에 대하여 각각 입력 데이터(DQ0∼DQ3)가 기록되는 동시에, 패리티 셀(11)에는 XOR 회로(10)로부터 공급된 패리티가 기록된다.
단계 S11:
반도체 기억 장치의 셀렉터(25)에 대하여 테스트 신호를 입력한다. 그 결과, 트랜스퍼 회로(36)가 "ON" 상태가 되어, 패리티 데이터가 직접 출력되는 상태로 된다.
단계 S12:
반도체 기억 장치로부터 DQ0을 판독한다.
단계 S13:
반도체 기억 장치로부터 판독한 DQ0, 즉, 패리티가 정상인지의 여부를 검토 한다. 판독된 패리티는 입력 데이터(DQ0∼DQ3)의 배타적 논리합을 연산한 것과 같을 것이므로, 입력 데이터(DQ0∼DQ3)의 배타적 논리합과 판독된 패리티가 같은지의 여부를 판정하여, 같은 경우에는 정상이라고 하여 단계 S14로 진행하고, 그 이외의 경우에는 단계 S15로 진행한다.
단계 S14:
판독한 패리티가 정상이라는 취지를 예를 들어, 도시하지 않는 표시 장치에 표시한다.
단계 S15:
판독한 패리티가 이상(異常)이라는 취지를 예를 들어, 도시하지 않는 표시 장치에 표시한다.
이상의 처리에 의하면, 통상의 동작 모드에서 입력 데이터(DQ0∼DQ3)를 입력하여 패리티를 생성하고, 테스트 신호를 공급함으로써 패리티 셀(11)에 저장되어 있는 패리티를 직접 판독하여 검증하는 것이 가능하게 된다.
다음에는, 제1 실시예와 제2 실시예를 조합시킨 제3 실시예에 관해서 설명한다. 제1 실시예에서는 패리티 셀(11)로부터 패리티를 직접 판독하는 것이 가능하게 되고, 제2 실시예에서는 패리티 셀(11)에 대하여 임의의 데이터를 직접 기록하는 것이 가능하게 된다. 그래서, 이들을 조합시킴으로써, 패리티 셀(11)에 대해 임의의 데이터를 기록하여 직접 판독하는 것이 가능하게 되어, 패리티 셀(11)이 정상적으로 동작하고 있는지의 여부를 체크할 수 있게 된다.
도 9는 제1 실시예와 제2 실시예를 조합시킨 제3 실시예에 있어서의 체크 처 리의 흐름을 설명하는 흐름도이다. 이 흐름도가 시작되면, 이하의 단계가 실행된다.
단계 S20:
반도체 기억 장치에 대하여 다이렉트 기록 신호를 입력한다. 그 결과, 도 7에 도시하는 트랜스퍼 회로(82)가 "ON" 상태로 되어, 입력 데이터(DQ0)가 패리티 셀(11)에 대하여 직접 기록되게 된다.
단계 S21:
반도체 기억 장치에 대하여 임의의 DQ0을 기록한다. 단계 S20의 처리 결과, 다이렉트 기록 신호에 의해서 트랜스퍼 회로(82)가 "ON" 상태로 되기 때문에, DQ0은 패리티 셀(11)에 대하여 직접 기록되게 된다.
단계 S22:
반도체 기억 장치에 대하여 테스트 신호를 입력한다. 그 결과, 도 3에 도시된 트랜스퍼 회로(36)가 "ON" 상태로 되어, 패리티가 DQ0 단자로부터 외부로 직접 판독 가능한 상태가 된다.
단계 S23:
반도체 기억 장치로부터 DQ0을 판독한다.그 결과, 트랜스퍼 회로(36)를 통해 패리티를 패리티 셀(11)로부터 직접 판독할 수 있게 된다.
단계 S24:
반도체 기억 장치로부터 판독한 패리티와 기록된 패리티(DQ0)가 같은지의 여부를 판정하여, 같은 경우에는 단계 S25로 진행하고, 그 이외의 경우에는 단계 S26 으로 진행한다.
단계 S25:
판독한 패리티가 정상이라는 취지를 예를 들어, 도시하지 않는 표시 장치에 표시한다.
단계 S26:
판독한 패리티가 이상이라는 취지를 예를 들어, 도시하지 않는 표시 장치에 표시한다.
이상의 처리에 의하면, 패리티 셀(11)에 대하여 직접 데이터를 기록하는 동시에 패리티를 직접 판독하여 판독 및 기록된 데이터가 정상인지의 여부를 검증하는 것이 가능하게 된다.
다음에는, 제2 실시예와 제3 실시예를 조합시킨 제4 실시예에 의한 검사 방법에 관해서 설명한다. 제2 실시예에서는 리프레시의 대상이 되는 셀을 선택할 수 있고, 또한 제3 실시예에서는 패리티 셀(11)에 대하여 데이터를 직접 기록할 수 있게 된다. 따라서, 이들을 조합시킴으로써, 패리티 셀(11)에 대하여 임의의 데이터를 기록하는 동시에, 임의의 셀을 리프레시의 대상으로서 지정함으로써 데이터의 복원 기능이 각 셀 단위로 정상적으로 기능하고 있는지의 여부를 체크하는 것이 가능하게 된다.
도 10은 제3 실시예와 제4 실시예를 조합시킨 제5 실시예에 있어서의 체크 처리의 흐름을 설명하는 흐름도이다. 이 흐름도가 시작되면, 이하의 단계가 실행된다.
단계 S30:
반도체 기억 장치에 대하여 임의의 입력 데이터(DQ0∼DQ3)를 기록한다.
단계 S31:
반도체 기억 장치에 대하여 다이렉트 기록 신호를 입력한다. 그 결과, 도 7에 도시된 트랜스퍼 회로(82)가 "ON" 상태로 되기 때문에, 입력 데이터(DQ0)가 패리티 셀(11)에 대하여 직접 공급되는 상태로 된다.
단계 S32:
반도체 기억 장치에 대하여 임의의 데이터(DQ0)를 기록한다. 그 결과, 데이터(DQ0)는 트랜스퍼 회로(82)를 통해 패리티 셀(11)에 대하여 직접 기록되게 된다.
단계 S33:
반도체 기억 장치에 대하여 비교 정지 테스트 신호를 공급하는 동시에, 패리티 체크 테스트 신호를 입력하여 임의의 셀을 리프레시의 대상으로서 선택한다. 예를 들어, DQ0 셀(12)을 리프레시의 대상으로 하기 위해서는 우선, 비교 정지 테스트 신호를 입력하는 동시에 패리티 체크 테스트 신호(DQ0)를 공급한다. 그 결과, NAND 소자(55∼58)로부터의 출력은 모두 "H" 상태가 되고, NAND 소자(59)로부터는 패리티 체크 테스트 신호(DQ0)에 따른 리프레시 신호가 출력된다.
단계 S34:
반도체 기억 장치로부터 단계 S32에서 리프레시의 대상으로 한 블록으로부터 데이터를 판독한다. 지금의 예에서는 DQ0 셀(12)을 리프레시의 대상으로 선택했기 때문에 DQ0이 판독된다.
단계 S35:
반도체 기억 장치로부터 리프레시의 대상으로서 선택한 블록의 데이터를 판독하여, 이 판독된 데이터가 정상인지의 여부를 판정한다. 즉, 단계 S30에서 입력한 데이터(DQ0∼DQ3) 및 단계 S32에 있어서 기록한 패리티와의 관계에 기초하여, 판독한 데이터가 정상인지의 여부를 판정하고, 정상인 경우에는 단계 S36으로 진행하고, 그 이외의 경우에는 단계 S37로 진행한다.
단계 S36:
판독한 패리티가 정상이라는 취지를 예를 들어, 도시되지 않은 표시 장치에 표시한다.
단계 S37:
판독한 패리티가 이상이라는 취지를 예를 들어, 도시되지 않은 표시 장치에 표시한다.
단계 S38:
모든 블록에 대한 체크가 종료되었는지의 여부를 판정하여, 종료되지 않았다고 판정한 경우에는 단계 S30으로 되돌아가 동일한 처리를 반복하고, 그 이외의 경우에는 처리를 종료한다.
이상의 처리에 의하면, 패리티를 직접 패리티 셀에 기록하는 동시에 리프레시의 대상으로 하는 셀을 선택하도록 했기 때문에, 선택한 셀에 관한 데이터의 복원 기능이 정상적으로 동작하고 있는지의 여부를 검증하는 것이 가능하게 된다.
또한, 이상 설명한 회로는 단지 일예에 불과하고, 본 발명은 이러한 경우로 만 한정되지 않는다.
이상 설명한 바와 같이 본 발명에서는 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 수신하는 데이터 입력 수단과, 이 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단과, 상기 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억하는 기억 수단과, 이 기억 수단을 리프레시하는 리프레시 수단과, 상기 기억 수단으로부터 데이터를 판독하는 판독 수단과, 이 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단과, 상기 판독 수단에 의해서 판독된 데이터와 상기 복원 수단에 의해서 복원된 데이터를 출력하는 데이터 출력 수단과, 상기 기억 수단에 기억되어 있는 패리티를 직접 판독하여 출력하는 패리티 출력 수단을 설치하도록 했기 때문에, 패리티가 정상적으로 생성되고 있는지의 여부를 체크하는 것이 가능하게 된다.
또한, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 받는 데이터 입력 수단과, 이 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단과, 상기 데이터 입력 수단으로부터 입력된 데이터와 패리티 생성 수단에 의해서 생성된 패리티를 기억하는 기억 수단과, 이 기억 수단을 리프레시하는 리프레시 수 단과, 상기 기억 수단으로부터 데이터를 판독하는 판독 수단과, 이 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단과, 상기 판독 수단에 의해서 판독된 데이터와 상기 복원 수단에 의해서 복원된 데이터를 출력하는 데이터 출력 수단과, 상기 기억 수단의 패리티가 기억되는 영역에 대하여 외부에서 공급된 원하는 데이터를 직접 기록하는 기록 수단을 설치하도록 했기 때문에, 패리티를 임의로 설정하여 데이터의 복원 기능이 정상적으로 동작하고 있는지의 여부를 체크하는 것이 가능하게 된다.
또한, 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서, 외부로부터 데이터의 입력을 받는 데이터 입력 수단과, 이 데이터 입력 수단으로부터 입력된 데이터로부터 패리티를 생성하는 패리티 생성 수단과, 상기 데이터 입력 수단으로부터 입력된 데이터와 상기 패리티 생성 수단에 의해서 생성된 패리티를 기억하는 기억 수단과, 이 기억 수단을 리프레시하는 리프레시 수단과, 상기 기억 수단으로부터 데이터를 판독하는 판독 수단과, 상기 판독 수단이 데이터를 판독하고 있는 동안에 리프레시 수단이 리프레시의 대상으로 하고 있는 데이터를 정상적으로 판독된 다른 데이터 및 대응하는 패리티로부터 복원하는 복원 수단과, 상기 판독 수단에 의해서 판독된 데이터와 상기 복원 수단에 의해서 복원된 데이터를 출력하는 데이터 출력 수단과, 외부로부터의 요구에 따른 소정 영역이 리프레시의 대상이 되도록 리프레시 수단을 제어하는 제어 수단을 설치하도록 했기 때문에, 리프레시의 대상을 적절하게 선택함으로써 원하는 대상에 대한 데이 터의 복원 기능이 정상적으로 동작하고 있는지의 여부를 체크하는 것이 가능하게 된다.

Claims (9)

  1. 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서,
    외부 회로로부터 입력된 데이터를 수신하는 데이터 입력 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터로부터 패리티 데이터를 생성하는 패리티 생성 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터와 상기 패리티 생성 회로에 의해서 생성된 패리티 데이터를 기억하는 메모리와,
    상기 메모리를 리프레시하는 리프레시 회로와,
    상기 메모리로부터 상기 데이터를 판독하는 판독 회로와,
    상기 판독 회로가 상기 데이터를 판독하고 있는 동안에 상기 리프레시 회로가 정상적으로 판독된 다른 데이터 및 대응하는 패리티 데이터로부터 리프레시의 대상으로 하고 있는 데이터를 복원하는 복원 회로와,
    상기 판독 회로에 의해서 판독된 데이터와 상기 복원 회로에 의해서 복원된 데이터를 출력하는 데이터 출력 회로와,
    상기 메모리에 기억되어 있는 상기 패리티 데이터를 직접 판독 및 출력하는 패리티 출력 회로
    를 포함하고,
    상기 패리티 출력 회로는 상기 데이터 출력 회로가 데이터를 출력하는 단자와 동일한 단자를 통해 상기 패리티 데이터를 출력하는 것인, 반도체 기억 장치.
  2. 삭제
  3. 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서,
    외부 회로로부터 입력된 데이터를 수신하는 데이터 입력 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터로부터 패리티 데이터를 생성하는 패리티 생성 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터와 상기 패리티 생성 회로에 의해서 생성된 패리티 데이터를 기억하는 메모리와,
    상기 메모리를 리프레시하는 리프레시 회로와,
    상기 메모리로부터 상기 데이터를 판독하는 판독 회로와,
    상기 판독 회로가 상기 데이터를 판독하고 있는 동안에 상기 리프레시 회로가 정상적으로 판독된 다른 데이터 및 대응하는 패리티 데이터로부터 리프레시의 대상으로 하고 있는 데이터를 복원하는 복원 회로와,
    상기 판독 회로에 의해서 판독된 데이터와 상기 복원 회로에 의해서 복원된 데이터를 출력하는 데이터 출력 회로와,
    상기 패리티 데이터가 기억되는 상기 메모리의 영역에 외부 회로로부터 공급된 데이터를 직접 기록하는 기록 회로
    를 포함하고,
    상기 기록 회로는 상기 데이터 입력 회로가 데이터를 입력하는 단자와 동일한 단자를 통해 상기 데이터를 입력하는 것인, 반도체 기억 장치.
  4. 삭제
  5. 제3항에 있어서, 상기 메모리에 기억되는 상기 패리티 데이터를 판독 및 직접 출력하는 패리티 출력 회로를 더 포함하는 반도체 기억 장치.
  6. 데이터의 판독 동작과 리프레시 동작을 동시에 실행할 수 있는 반도체 기억 장치에 있어서,
    외부 회로로부터 입력된 데이터를 수신하는 데이터 입력 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터로부터 패리티 데이터를 생성하는 패리티 생성 회로와,
    상기 데이터 입력 회로로부터 입력된 데이터와 상기 패리티 생성 회로에 의해서 생성된 패리티 데이터를 기억하는 메모리와,
    상기 메모리를 리프레시하는 리프레시 회로와,
    상기 메모리로부터 상기 데이터를 판독하는 판독 회로와,
    상기 판독 회로가 상기 데이터를 판독하고 있는 동안에 상기 리프레시 회로가 정상적으로 판독된 다른 데이터 및 대응하는 패리티 데이터로부터 리프레시의 대상으로 하고 있는 데이터를 복원하는 복원 회로와,
    상기 판독 회로에 의해서 판독된 데이터와 상기 복원 회로에 의해서 복원된 데이터를 출력하는 데이터 출력 회로와,
    외부 회로로부터의 요청에 따라 정해진 영역을 리프레시하도록 상기 리프레시 회로를 제어하는 제어 회로와,
    상기 패리티 데이터가 기억되는 상기 메모리의 영역에 외부 회로로부터 공급된 데이터를 직접 기록하는 기록 회로
    를 포함하고,
    상기 제어 회로는 상기 외부 회로에 의해 지정된 영역을 리프레시하도록 상기 리프레시 회로를 제어하며,
    상기 기록 회로는 상기 데이터 입력 회로가 데이터를 입력하는 단자와 동일한 단자를 통해 상기 데이터를 입력하는 것인, 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제어 회로는 상기 메모리의 모든 영역에 대한 리프레시 동작을 정지시키고,
    상기 데이터 출력 회로는 패리티 데이터에 기초하여 복원되지 않는 데이터를 출력하는 것인, 반도체 기억 장치.
  8. 제6항에 있어서, 상기 제어 회로는 상기 외부 회로에 의해 지정된 영역을 리프레시하도록 상기 리프레시 회로를 제어하고,
    상기 데이터 출력 회로는 리프레시될 상기 영역으로부터 판독되고 패리티 데이터에 기초하여 복원되는 데이터를 출력하는 것인, 반도체 기억 장치.
  9. 삭제
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