KR100282052B1 - 스페어 셀의 배치에 상관없이 테스트를 행할 수 있는반도체 기억 장치 - Google Patents

스페어 셀의 배치에 상관없이 테스트를 행할 수 있는반도체 기억 장치 Download PDF

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Abstract

노멀 셀과 치환하는 스페어 셀 SC의 배치의 차이를 판정하는 블럭 판정부(16)와, 노멀 셀을 스페어 셀 SC로 치환한 경우에 스페어 셀 SC이 반전 데이타를 기억할 때에는 스크램블 온 신호 SON을 생성하는 데이타 스크램블 제어 회로(20)와, 스크램블 온 신호 SON을 수신하여 기록 데이타를 반전시키는 스크램블 회로(10)와, 스크램블 온 신호 SON을 수신하여 판독 데이타를 반전시키는 스크램블 회로(8)를 구비한다.

Description

스페어 셀의 배치에 상관없이 테스트를 행할 수 있는 반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것이다.
도 7a는 종래가 일반적인 반도체 기억 장치에서의 데이타 출력을 설명하기 위한 도면이고, 도 7b는 상기 반도체 기억 장치에서의 데이타 입력을 설명하기 위한 도면이다.
도 7a에 도시된 바와 같이, 종래의 반도체 기억 장치에서는 메모리 셀(1)에 기억된 데이타가 센스 앰프(3)를 통해 출력 버퍼(5)로부터 출력된다. 여기서, 출력 버퍼(5)는 프리 앰프(preamplifier: 7)와 메인 앰프(main amplifier: 9)를 포함하고, 프리 앰프(7)로부터는 신호 DBR이 출력된다.
또한, 도 7b에 도시된 바와 같이 종래의 반도체 기억 장치에서는 입력 버퍼(11)를 통해 메모리 셀(1)로 데이타가 입력된다. 또 이 때, 입력 버퍼(11)로부터는 신호 DBW가 출력된다.
도 8은 종래의 반도체 기억 장치에서의 쿼터 피치(quarter pitch)를 이용한 메모리 셀의 배치를 도시하는 도면이고, 흰색원은 비트선 BL에 접속되어 데이타를 기억하는 메모리 셀이고, 검정색 원은 비트선 /BL에 접속되어 반전 데이타를 기억하는 메모리 셀을 각각 나타낸다.
여기서, 메모리 셀 어레이는 노멀 셀(normal cell)로 구성되는 블럭 A, B와, 스페어 셀 SC로 구성되는 블럭 C, D를 포함한다. 그리고, 예를 들면 블럭 A가 셀 배치가 다른 블럭 D로 치환되는 경우와 같이, 데이타(또는 반전 데이타)를 기억하는 노멀 셀이 반전 데이타(또는 데이타)를 기억하는 스페어 셀 SC로 치환된 때라도, 종래에는 있는 그대로 데이타가 기록 및 판독되어 있었다.
그러나, 도 8에서 블럭 A가 블럭 D로 치환되고 블럭 R가 블럭 C로 치환된 경우에는, 치환된 스페어 셀 SC에는 노멀 셀에 기억되는 데이타의 반전 데이타가 기억되기 때문에, 스페어 셀 SC에는 노멀 셀과 동일한 조건 하에서 테스트시에 인가되는 스트레스(stress)가 걸리지 않는 문제가 있었다.
본 발명의 목적은 노멀 셀을 스페어 셀 SC로 치환한 경우, 스페어 셀 SC의 배치에 상관없이 스트레스의 인가에 의한 테스트를 행할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 어느 한 국면에 따르면, 반도체 기억 장치는 워드선과, 스페어 워드선과, 워드선 및 스페어 워드선과 교차하는 비트선과, 워드선과 비트선과의 교점에 배치된 적어도 하나의 메모리 셀과, 스페어 워드선과 비트선과의 교점에 배치된 적어도 하나의 스페어 셀과, 메모리 셀을 스페어 셀로 치환했을 때, 스페어 셀이 메모리 셀에 기억되어 있던 데이타의 반전 데이타를 기억할때는, 데이타를 반전시키기 위한 반전 신호를 생성하는 데이타 반전 회로와, 반전 데이타를 기억하는 스페어 셀로 데이타를 기록할 때 데이타 반전 회로로부터 공급된 반전 신호에 따라 스페어 셀로 기록하는 데이타를 반전시키는 반전 기록 회로와, 반전 데이타를 기억하는 스페어 셀로부터 데이타를 판독할 때, 데이타 반전 회로로부터 공급된 반전 신호에 따라 스페어 셀로부터 판독하는 데이타를 반전시키는 반전 판독 회로를 구비하는 것이다.
따라서, 본 발명의 이점은 스페어 셀의 배치에 상관없이 스페어 셀에 메모리 셀과 동일한 스트레스를 확실하게 인가할 수 있는 것에 있다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하의 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조하여 행하는 다음 설명으로 명백해 질 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 전체 구성을 도시하는 도면.
도 2a 내지 도 2b는 도 1에 도시된 반도체 기억 장치의 동작을 설명하기 위한 도면.
도 3은 도 1에 도시된 블럭 판정부와 데이타 스크램블 제어 회로의 구성을 도시하는 도면.
도 4는 도 2b에 도시된 스크램블 회로의 구성을 도시하는 도면.
도 5는 도 2a에 도시된 스크램블 회로의 구성을 도시하는 도면.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 전체 구성을 도시하는 도면.
도 7a 내지 도 7b는 종래의 반도체 기억 장치의 동작을 설명하기 위한 도면.
도 8은 종래의 반도체 기억 장치에서의 메모리 셀의 배치를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리 셀
5 : 출력 버퍼
8, 10 : 스크램블 회로
11 : 입력 버퍼
16 : 블럭 판정부
19 : 프로그램 회로
20 : 데이타 스크램블 제어 회로
30 : 어드레스 키 회로
WL : 워드선
SWL : 스페어 워드선.
이하, 본 발명의 실시 형태를 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 부분 또는 상당 부분을 도시한다.
[제1 실시 형태]
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 전체 구성을 도시하는 도면이다. 도 1에 도시된 바와 같이, 이 반도체 기억 장치는 어드레스 신호(A0 ∼ A9)를 입력하여 버퍼링하는 어드레스 버퍼(17)와, 어드레스 버퍼(17)에 접속된 행 디코더(13) 및 열 디코더(15)와, 스페어 워드선을 선택하는 스페어 행 디코더(14)와, 메모리 셀(1)과, 센스 리프레시 앰프 입출력 제어 회로(3)와, 어드레스 버퍼(17)에 접속되어 불량 어드레스가 기억되는 프로그램 회로(19)와, 행 디코더(13) 및 스페어 행 디코더(14)에 접속된 블럭 판정부(16)와, 프로그램 회로(19) 및 블럭 판정부(16)에 접속된 데이타 스크램블 제어 회로(20)와, 열 어드레스 스트로브 신호 /CAS와 행 어드레스 스트로브 신호 /RAS를 입력하는 클럭 발생 회로(21)와, 기록 인에이블 신호 /W와 클럭 발생 회로(21)로부터의 출력 신호를 입력하는 논리 게이트(22)와, 데이타를 입력하는 입력 버퍼(11)와, 입력 버퍼(11)에 접속된 스크램블 회로(10)와, 프리 앰프(7)와 스크램블 회로(8)와 메인 앰프(9)를 포함하여 데이타를 출력하는 출력 버퍼(5)를 구비한다.
또, 메모리 셀(1)은, 도 8에 도시된 쿼터 피치의 셀 배치를 단위로 하는 어레이를 형성한다.
도 3은, 도 1에 도시된 블럭 판정부(16)와 데이타 스크램블 제어 회로(20)의 구성을 도시하는 도면이다. 도 3에 도시된 바와 같이, 블럭 판정부(16)는 배타적 OR 회로(160)를 포함하고, 배타적 OR 회로(160)에는 노멀 셀 블럭 판정 신호와 스페어 셀 블럭 판정 신호가 공급된다.
여기서, 노멀 셀 블럭 판정 신호는 워드선 선택 신호에 따라 생성되고, 선택된 워드선 WL이 도 8에 도시된 블럭 A에 포함되는 것인 경우에는 하이 (H) 레벨이 되고, 블럭 B에 포함되는 것인 경우에는 로우 (L) 레벨이 된다.
또한, 마찬가지로 스페어 셀 블럭 판정 신호는 스페어 워드선 선택 신호에 따라 생성되고, 선택된 스페어 워드선 SWL이 도 8에 도시된 블럭 C에 포함되는 경우에는 H 레벨이 되고, 블럭 D에 포함되는 것인 경우에는 L 레벨이 된다.
또한, 데이타 스크램블 제어 회로(20)는 배타적 OR 회로(160)에 접속된 인버터(200)와, 인버터(200)로부터의 출력 신호와 스페어 로우 인에이블 신호 /SRE를 입력하여 스크램블 온 신호 SON을 출력하는 논리 게이트(201)를 포함한다.
이어서, 본 실시 형태에 따른 반도체 기억 장치의 동작을 설명한다.
우선, 데이타 기록 동작을 도 2b를 참조하여 설명한다. 도 2b에 도시된 바와 같이 입력 버퍼(11)에 입력된 데이타 DQ1 ∼ DQ8은 입력 버퍼(11)에서 버퍼링되고, 입력 버퍼(11)로부터 스크램블 회로(12)로 신호 DBW가 공급된다. 여기서, 도 4는 스크램블 회로(12)의 구성을 도시하는 회로도이다. 도 4에 도시된 바와 같이, 스크램블 회로(12)는 배타적 OR 회로(120)를 포함하고, 스크램블 온 신호 SON이 H 레벨일 때 신호 DBW를 반전시킨 신호 DBW′를 메모리 셀(1)로 공급한다. 또, 스크램블 온 신호 SON이 L 레벨일 때는 스크램블 회로(12)는 신호 DBW를 반전시키지 않고 메모리 셀(1)로 공급한다.
여기서, 스크램블 온 신호 SON이 H 레벨로 활성화되는 경우를, 도 3을 참조하여 설명한다. 도 3에 도시된 바와 같이, 우선 스크램블 온 신호 SON이 H 레벨로 되기 위해서는 스페어 로우 인에이블 신호 /SRE가 L레벨로 활성화되는 것이 필요하다. 여기서, 스페어 로우 인에이블 신호 /SRE는, 프로그램 회로(19)에서 생성되고, 어드레스 버퍼(17)로 입력된 어드레스 신호(A0 ∼ A9)가 지정하는 노멀 셀이 스페어 셀로 치환되었을 때 L 레벨로 활성화되는 신호이다.
또한, 스크램블 온 신호 SON은 도 8에 도시되는 블럭 A를 블럭 D로 또는 블럭 B를 블럭 C로 하도록, 셀 배치가 다른 스페어 셀로 노멀 셀을 치환했을 때만 활성화된다. 즉, 이 경우에는 노멀 셀 블럭 판정 신호와 스페어 셀 SC 블럭 판정 신호의 레벨은 상반하기 때문에 배타적 OR 회로(160)로부터는 H 레벨의 신호가 출력되고, 논리 게이트(201)에는 인버터(200)로부터 L 레벨의 신호가 입력되어 H 레벨의 스크램블 온 신호 SON이 출력된다.
다음에, 데이타 판독의 동작을 도 2a를 참조하여 설명한다.
도 2a에 도시된 바와 같이, 메모리 셀(1)에 기억되어 있던 데이타는 센스 앰프(3)를 통해 출력 버퍼(5)로 보내진다. 그리고, 출력 버퍼(5)로 보내진 데이타는 프리 앰프(7)에서 증폭되고, 신호 DBR이 스크램블 회로(8)에 공급된다. 여기서, 도 5는 스크램블 회로(8)의 구성을 도시하는 회로도이다. 도 5에 도시된 바와 같이, 스크램블 회로(8)는 배타적 OR 회로(80)를 포함하고, 스크램블 온 신호 SON이 H 레벨일 때만 신호 DBR을 반전시킨 신호 DBR′을 메인 앰프(9)로 공급한다.
여기서, 스크램블 온 신호 SON이 H 레벨로 되는 조건은 상기한 바와 동일하다.
또, 스크램블 온 신호 SON이 L 레벨일 때는, 스크램블 회로(8)는 신호 DBR을 반전시키지 않고 메인 앰프(9)로 공급한다.
이상과 같은 동작에 따르면, 노멀 셀이 스페어 셀 SC로 치환된 경우에, 스페어 셀 SC이 노멀 셀에 대해 반전 데이타를 기억할때에는, 노멀 셀로 기록하는 데이타의 반전 데이타를 스페어 셀 SC에의 기록 데이타로 함으로써, 스페어 셀 SC을 치환되기 전의 노멀 셀과 동일한 전하 상태로 할 수 있다.
이에 따라, 노멀 셀이 스페어 셀 SC로 치환된 경우에 스페어 셀 SC의 배치에 상관없이, 번-인 테스트 등에서 모든 셀로 스트레스를 인가할 수 있다.
[제2 실시 형태]
도 6은, 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 전체 구성을 도시하는 도면이다.
도 6에 도시된 바와 같이, 이 반도체 기억 장치는 도 1에 도시되는 반도체 기억 장치와 동일한 구성을 갖지만 통상 동작 모드와 테스트 모드를 구비하고, 입력되는 어드레스 신호(A0 ∼ A8)에 따라 테스트 모드로 들어가 테스트 신호를 생성하는 어드레스 키 회로(30)를 더 구비하는 점에서 차이가 있다.
이 어드레스 키 회로(30)는 어드레스 신호(A0 ∼ A8)의 레벨에 따라 테스트 신호를 생성하는 것이고, 이 테스트 신호가 공급됨에 따라 데이타 스크램블 제어 회로(20)가 활성화된다.
이상으로부터, 본 발명의 실시 형태에 따른 반도체 기억 장치에 따르면, 테스트 모드시에만 데이타 스크램블 제어 회로가 활성화되기 때문에, 통상 동작 모드에서의 데이타 반전에 의한 동작 속도의 저하를 방지할 수 있다.
발명의 상세한 설명의 항에서 이루어지는 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서 여러가지 변경하여 실시할 수 있다.

Claims (3)

  1. 워드선,
    스페어 워드선,
    상기 워드선 및 상기 스페어 워드선과 교차하는 비트선,
    상기 워드선과 상기 비트선과의 교점에 배치된 적어도 하나의 메모리 셀,
    상기 스페어 워드선과 상기 비트선과의 교점에 배치된 적어도 하나의 스페어 셀,
    상기 메모리 셀을 상기 스페어 셀로 치환했을 때, 상기 스페어 셀이 상기 메모리 셀에 기억되어 있던 데이타의 반전 데이타를 기억하는 경우에는, 데이타를 반전시키기 위한 반전 신호를 생성하는 데이타 반전 수단,
    상기 반전 데이타를 기억하는 스페어 셀로 데이타를 기록할 때, 상기 데이타 반전 수단으로부터 공급된 상기 반전 신호에 따라 상기 스페어 셀로 기록하는 데이타를 반전시키는 반전 기록 수단, 및
    상기 반전 데이타를 기억하는 스페어 셀로부터 데이타를 판독할 때, 상기 데이타 반전 수단으로부터 공급된 상기 반전 신호에 따라 상기 스페어 셀로부터 판독하는 데이타를 반전시키는 반전 판독 수단
    을 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    입력된 어드레스에 따른 상기 메모리 셀이 상기 스페어 셀로 치환되어 있는지의 여부를 판정하여, 상기 스페어 셀로 치환되어 있는 경우에는 스페어 인에이블 신호를 생성하는 치환 판정 수단을 더 구비하고,
    상기 데이타 반전 수단은 상기 스페어 인에이블 신호를 수신했을 때 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    외부로부터 공급되는 어드레스 신호에 따라 테스트 모드 신호를 생성하는 어드레스 키 회로를 더 구비하여,
    상기 데이타 반전 수단은 상기 테스트 모드 신호를 수신하여 활성화되는 것을 특징으로 하는 반도체 기억 장치.
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