JPH05101651A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPH05101651A JPH05101651A JP3260216A JP26021691A JPH05101651A JP H05101651 A JPH05101651 A JP H05101651A JP 3260216 A JP3260216 A JP 3260216A JP 26021691 A JP26021691 A JP 26021691A JP H05101651 A JPH05101651 A JP H05101651A
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Abstract
(57)【要約】
【目的】劣性セルによるデータの保持不良を救済して歩
留りを向上させる。 【構成】劣性セルのアドレス値を記憶する記憶部を設け
る。劣性セルのリフレッシュ間隔を設定するための割込
み値を格納するメモリ領域を備え、通常はリフレッシュ
・アドレス・カウンタ２からのカウント値ＣＶをリフレ
ッシュアドレスＲＦＡとして出力し、カウント値ＣＶが
割込み値と一致したときは記憶部３のアドレス値ＮＧＡ
をリフレッシュアドレスＲＦＡとして出力する比較回路
４を設ける。
留りを向上させる。 【構成】劣性セルのアドレス値を記憶する記憶部を設け
る。劣性セルのリフレッシュ間隔を設定するための割込
み値を格納するメモリ領域を備え、通常はリフレッシュ
・アドレス・カウンタ２からのカウント値ＣＶをリフレ
ッシュアドレスＲＦＡとして出力し、カウント値ＣＶが
割込み値と一致したときは記憶部３のアドレス値ＮＧＡ
をリフレッシュアドレスＲＦＡとして出力する比較回路
４を設ける。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型半導体記
憶装置に関し、特にメモリセルの記憶データをリフレッ
シュする機能を備えたダイナミック型半導体記憶装置に
関する。
憶装置に関し、特にメモリセルの記憶データをリフレッ
シュする機能を備えたダイナミック型半導体記憶装置に
関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置は、メモ
リセルの記憶データを保持するためにリフレッシュを行
わなければならない。また、このリフレッシュは、１つ
のメモリセルに対して決められた間隔（この間隔をリフ
レッシュ・インターバルと呼ぶ）に一度行わなければな
らない。逆にメモリセルは、リフレッシュ・インダーバ
ルの間はリフレッシュなしで記憶データを保持しなけれ
ばならない。
リセルの記憶データを保持するためにリフレッシュを行
わなければならない。また、このリフレッシュは、１つ
のメモリセルに対して決められた間隔（この間隔をリフ
レッシュ・インターバルと呼ぶ）に一度行わなければな
らない。逆にメモリセルは、リフレッシュ・インダーバ
ルの間はリフレッシュなしで記憶データを保持しなけれ
ばならない。
【０００３】このリフレッシュ・インターバルは、メモ
リ容量が増加してメモリセル蓄積容量が減少するのに反
比例して長くなっている。したがって、従来のダイナミ
ック型半導体記憶装置では、メモリ容量の増加にともな
ってメモリセルの記憶データをリフレッシュ・インター
バルの間保持できない保持不良が増えている。
リ容量が増加してメモリセル蓄積容量が減少するのに反
比例して長くなっている。したがって、従来のダイナミ
ック型半導体記憶装置では、メモリ容量の増加にともな
ってメモリセルの記憶データをリフレッシュ・インター
バルの間保持できない保持不良が増えている。
【０００４】ところで、ダイナミック型半導体記憶装置
の保持不良は、多数のメモリセルがリフレッシュ・イン
ターバルの間記憶データを保持できなくなるわけではな
く、ほとんどの場合１ビットか２ビット、多くても数ビ
ットのメモリセル（劣性セルと呼ぶ）がその記憶データ
を保持できなくなって起こる。さらに、リフレッシュ・
インターバルの拡張を疎外するのもこの劣性セルであ
る。
の保持不良は、多数のメモリセルがリフレッシュ・イン
ターバルの間記憶データを保持できなくなるわけではな
く、ほとんどの場合１ビットか２ビット、多くても数ビ
ットのメモリセル（劣性セルと呼ぶ）がその記憶データ
を保持できなくなって起こる。さらに、リフレッシュ・
インターバルの拡張を疎外するのもこの劣性セルであ
る。
【０００５】これらの劣性セルは、記憶データの保持特
性がほかのセルよりも若干劣っているが、リフレッシュ
・インターバルを短くしてやれば充分にその記憶データ
を保持することができる。
性がほかのセルよりも若干劣っているが、リフレッシュ
・インターバルを短くしてやれば充分にその記憶データ
を保持することができる。
【０００６】しかし、従来のダイナミック型半導体記憶
装置は、リフレッシュ・アドレス・カウンタがリフレッ
シュ制御回路からの信号によりリフレッシュ・アドレス
を順次インクリメントしながら出力するため、どのメモ
リセルに対しても同じリフレッシュ・インターバルでリ
フレッシュを行うことしかできない構造となっていた。
装置は、リフレッシュ・アドレス・カウンタがリフレッ
シュ制御回路からの信号によりリフレッシュ・アドレス
を順次インクリメントしながら出力するため、どのメモ
リセルに対しても同じリフレッシュ・インターバルでリ
フレッシュを行うことしかできない構造となっていた。
【０００７】
【発明が解決しようとする課題】この従来のダイナミッ
ク型半導体記憶装置は、どのメモリセルに対しても同じ
リフレッシュ・インターバルでリフレッシュを行う構造
となっていたため、少数ビットの劣性セルによる保持不
良を救済したり、リフレッシュ・インターバルの拡張を
したりすることができないという問題点があった。
ク型半導体記憶装置は、どのメモリセルに対しても同じ
リフレッシュ・インターバルでリフレッシュを行う構造
となっていたため、少数ビットの劣性セルによる保持不
良を救済したり、リフレッシュ・インターバルの拡張を
したりすることができないという問題点があった。
【０００８】本発明の目的は、劣性セルによる保持不良
を救済して歩留りの向上をはかることができ、またリフ
レッシュ・インターバルの拡張が容易となるダイナミッ
ク型半導体記憶装置を提供することにある。
を救済して歩留りの向上をはかることができ、またリフ
レッシュ・インターバルの拡張が容易となるダイナミッ
ク型半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、複数のメモリセルとこれらメモリセ
ルを所定の単位で選択状態とする複数のワード線とを備
え選択状態の前記メモリセルに対しデータの読出し，書
込みを行うメモリセルアレイと、リフレッシュ信号によ
り起動され所定の間隔でカウントアップ信号を出力する
と共に前記メモリセルアレイの選択状態のメモリセルに
対しデータの読出し，再書込みを実行させるリフレッシ
ュ制御回路と、前記カウントアップ信号に従って順次カ
ウントアップするカウント値を出力するカウンタと、劣
性セルのアドレス値を記憶する記憶部と、通常は前記カ
ウント値をリフレッシュ・アドレスとし予め設定された
タイミングで前記記憶部のアドレス値を前記リフレッシ
ュ・アドレスとして出力する比較回路と、この比較回路
からのリフレッシュ・アドレスに従って前記メモリセル
アレイの各ワード線を順次選択レベルとするワード線選
択回路とを有している。
半導体記憶装置は、複数のメモリセルとこれらメモリセ
ルを所定の単位で選択状態とする複数のワード線とを備
え選択状態の前記メモリセルに対しデータの読出し，書
込みを行うメモリセルアレイと、リフレッシュ信号によ
り起動され所定の間隔でカウントアップ信号を出力する
と共に前記メモリセルアレイの選択状態のメモリセルに
対しデータの読出し，再書込みを実行させるリフレッシ
ュ制御回路と、前記カウントアップ信号に従って順次カ
ウントアップするカウント値を出力するカウンタと、劣
性セルのアドレス値を記憶する記憶部と、通常は前記カ
ウント値をリフレッシュ・アドレスとし予め設定された
タイミングで前記記憶部のアドレス値を前記リフレッシ
ュ・アドレスとして出力する比較回路と、この比較回路
からのリフレッシュ・アドレスに従って前記メモリセル
アレイの各ワード線を順次選択レベルとするワード線選
択回路とを有している。
【００１０】また、劣性セルのリフレッシュ間隔を設定
するための割込み値を格納するメモリ領域を設け、比較
回路を、カウント値が前記割込み値と一致したときは記
憶部のアドレス値をリフレッシュ・アドレスとして出力
し、一致しないときは、前記カウント値が前記記憶部の
アドレス値と一致していればカウンタにカウントアップ
信号を出力し、一致していなければ前記カウント値を前
記リフレッシュ・アドレスとして出力する回路として構
成される。
するための割込み値を格納するメモリ領域を設け、比較
回路を、カウント値が前記割込み値と一致したときは記
憶部のアドレス値をリフレッシュ・アドレスとして出力
し、一致しないときは、前記カウント値が前記記憶部の
アドレス値と一致していればカウンタにカウントアップ
信号を出力し、一致していなければ前記カウント値を前
記リフレッシュ・アドレスとして出力する回路として構
成される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】この実施例は、複数のメモリセルとこれら
メモリセルを所定の単位で選択状態とする複数のワード
線ＷＬとを備え選択状態のメモリセルに対しデータの読
出し，書込みを行うメモリセルアレイ７と、リフレッシ
ュ信号ＲＦにより起動され所定の間隔でカウントアップ
信号ＣＵ１を出力すると共にメモリセルアレイ１の選択
状態のメモリセルに対しデータの読出し，再書込みを実
行させるリフレッシュ制御回路１と、カウントアップ信
号ＣＵ１，ＣＵ２に従って順次カウントアップするカウ
ント値ＣＶを出力しカウンタ保持信号ＣＨが入力される
とカウント値ＣＶを同一の値に保持するリフレッシュ・
アドレス・カウンタ２と、複数のアドレス値を格納する
メモリ領域を備えこのメモリ領域に劣性セルのアドレス
値を記憶しておきアドレス・ポインタＡＰに従って記憶
しているアドレス値ＮＧＡを順次出力するＥＥＰＲＯＭ
による記憶部３と、劣性セルのリフレッシュ間隔を設定
するための割込み値を格納するメモリ領域を備え、カウ
ント値ＣＶがこの割込み値と一致したときは記憶部３の
アドレス値ＮＧＡをリフレッシュ・アドレスＲＦＡとし
て出力し、一致しないときは、カウント値ＣＶが記憶部
３のアドレス値ＮＧＡと一致していればリフレッシュ・
アドレス・カウンタ２にカウントアップ信号ＣＵ２を出
力し、一致していなければカウント値ＣＶをリフレッシ
ュ・アドレスＲＦＡとして出力し、記憶部３に複数のア
ドレス値が格納されているときはカウンタ保持信号ＣＨ
を出力すると共にアドレス・ポインタＡＰを１つ進める
比較回路４と、この比較回路４からのリフレッシュ・ア
ドレスＲＦＡに従ってメモリセルアレイ７の各ワード線
ＷＬを順次選択レベルとするワード線選択回路のリフレ
ッシュ・アドレス・バッファ５及び行デコーダ６とを有
する構成となっている。
メモリセルを所定の単位で選択状態とする複数のワード
線ＷＬとを備え選択状態のメモリセルに対しデータの読
出し，書込みを行うメモリセルアレイ７と、リフレッシ
ュ信号ＲＦにより起動され所定の間隔でカウントアップ
信号ＣＵ１を出力すると共にメモリセルアレイ１の選択
状態のメモリセルに対しデータの読出し，再書込みを実
行させるリフレッシュ制御回路１と、カウントアップ信
号ＣＵ１，ＣＵ２に従って順次カウントアップするカウ
ント値ＣＶを出力しカウンタ保持信号ＣＨが入力される
とカウント値ＣＶを同一の値に保持するリフレッシュ・
アドレス・カウンタ２と、複数のアドレス値を格納する
メモリ領域を備えこのメモリ領域に劣性セルのアドレス
値を記憶しておきアドレス・ポインタＡＰに従って記憶
しているアドレス値ＮＧＡを順次出力するＥＥＰＲＯＭ
による記憶部３と、劣性セルのリフレッシュ間隔を設定
するための割込み値を格納するメモリ領域を備え、カウ
ント値ＣＶがこの割込み値と一致したときは記憶部３の
アドレス値ＮＧＡをリフレッシュ・アドレスＲＦＡとし
て出力し、一致しないときは、カウント値ＣＶが記憶部
３のアドレス値ＮＧＡと一致していればリフレッシュ・
アドレス・カウンタ２にカウントアップ信号ＣＵ２を出
力し、一致していなければカウント値ＣＶをリフレッシ
ュ・アドレスＲＦＡとして出力し、記憶部３に複数のア
ドレス値が格納されているときはカウンタ保持信号ＣＨ
を出力すると共にアドレス・ポインタＡＰを１つ進める
比較回路４と、この比較回路４からのリフレッシュ・ア
ドレスＲＦＡに従ってメモリセルアレイ７の各ワード線
ＷＬを順次選択レベルとするワード線選択回路のリフレ
ッシュ・アドレス・バッファ５及び行デコーダ６とを有
する構成となっている。
【００１４】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための１リフレッシ
ュのフローチャートである。
図２はこの実施例の動作を説明するための１リフレッシ
ュのフローチャートである。
【００１５】リフレッシュ制御回路１は、入力されるリ
フレッシュ信号ＲＦにより起動され、リフレッシュ・ア
ドレス・バッファ５に保持されているリフレッシュ・ア
ドレスＲＦＡのメモリセルをリフレッシュする。また、
リフレッシュ・アドレス・カウンタ２へカウントアップ
信号ＣＵ１を出力する。
フレッシュ信号ＲＦにより起動され、リフレッシュ・ア
ドレス・バッファ５に保持されているリフレッシュ・ア
ドレスＲＦＡのメモリセルをリフレッシュする。また、
リフレッシュ・アドレス・カウンタ２へカウントアップ
信号ＣＵ１を出力する。
【００１６】リフレッシュ・アドレス・カウンタ２は、
リフレッシュ制御回路１および比較回路４から出力され
るカウントアップ信号ＣＵ１，ＣＵ２により起動され、
カウンタ保持信号ＣＨを受けていないときのみカウント
値ＣＶをインクリメントして比較回路４へ出力する。こ
のリフレッシュ・アドレス・カウンタ２は、電源投入時
“０”から始まり、リフレッシュ・アドレスの最大値ま
でインクリメントし、その後はまた“０”にもどるリン
グ・カウンタである。
リフレッシュ制御回路１および比較回路４から出力され
るカウントアップ信号ＣＵ１，ＣＵ２により起動され、
カウンタ保持信号ＣＨを受けていないときのみカウント
値ＣＶをインクリメントして比較回路４へ出力する。こ
のリフレッシュ・アドレス・カウンタ２は、電源投入時
“０”から始まり、リフレッシュ・アドレスの最大値ま
でインクリメントし、その後はまた“０”にもどるリン
グ・カウンタである。
【００１７】比較回路４は、リフレッシュ・アドレス・
カウンタ２からカウント値ＣＶが出力されると割込み値
と比較し、一致したときは記憶部３のアドレス値をリフ
レッシュ・アドレスＲＦＡとしてリフレッシュ・アドレ
ス・バッファ５へ出力する。さらに記憶部３に複数のア
ドレス値が格納されている場合には、リフレッシュ・ア
ドレス・カウンタ２へカウンタ保持信号ＣＨを出力する
とともに、記憶部３のアドレス・ポインタＡＰを１つ進
める。カウンタ保持信号ＣＨを受けたリフレッシュ・ア
ドレス・カウンタ２は、リフレッシュ制御回路１から次
のカウントアップ信号ＣＵ１をうけてもカウント値をカ
ウントアップせず前と同じ値を比較回路４に出力する。
これにより、次のリフレッシュのときも、カウント値Ｃ
Ｖと割込み値とが一致し、記憶部３の次のアドレス値Ｎ
ＧＡがリフレッシュ・アドレスＲＦＡとして出力され
る。
カウンタ２からカウント値ＣＶが出力されると割込み値
と比較し、一致したときは記憶部３のアドレス値をリフ
レッシュ・アドレスＲＦＡとしてリフレッシュ・アドレ
ス・バッファ５へ出力する。さらに記憶部３に複数のア
ドレス値が格納されている場合には、リフレッシュ・ア
ドレス・カウンタ２へカウンタ保持信号ＣＨを出力する
とともに、記憶部３のアドレス・ポインタＡＰを１つ進
める。カウンタ保持信号ＣＨを受けたリフレッシュ・ア
ドレス・カウンタ２は、リフレッシュ制御回路１から次
のカウントアップ信号ＣＵ１をうけてもカウント値をカ
ウントアップせず前と同じ値を比較回路４に出力する。
これにより、次のリフレッシュのときも、カウント値Ｃ
Ｖと割込み値とが一致し、記憶部３の次のアドレス値Ｎ
ＧＡがリフレッシュ・アドレスＲＦＡとして出力され
る。
【００１８】記憶部３のすべてのアドレス値ＮＡＧを出
力し終ったら、次にカウント値ＣＶをリフレッシュ・ア
ドレスＲＦＡとしてリフレッシュ・アドレス・バッファ
５に出力し、アドレス・ポインタＡＰを“０”に戻し、
カウンタ保持信号ＣＨをリセットする。
力し終ったら、次にカウント値ＣＶをリフレッシュ・ア
ドレスＲＦＡとしてリフレッシュ・アドレス・バッファ
５に出力し、アドレス・ポインタＡＰを“０”に戻し、
カウンタ保持信号ＣＨをリセットする。
【００１９】一方、カウント値ＣＶと割込み値とが一致
しなかった場合には、今度はカウント値ＣＶと記憶部３
のアドレス値ＮＧＡとを比較する。ここで一致した場合
にはリフレッシュ・アドレス・カウンタ２へカウントア
ップ信号ＣＵ２を出力する。これにより、劣性セルのリ
フレッシュを１回のリフレッシュ・インターバルの間に
必要以上に実行することを防ぐ。一致しなかった場合に
は、カウント値ＣＶをリフレッシュ・アドレスＲＦＡと
してリフレッシュ・アドレス・バッファ５へ出力する。
ただし、記憶部３に複数のアドレス値が格納されている
ときは、次のアドレス値と比較し前述の動作を繰り返
す。
しなかった場合には、今度はカウント値ＣＶと記憶部３
のアドレス値ＮＧＡとを比較する。ここで一致した場合
にはリフレッシュ・アドレス・カウンタ２へカウントア
ップ信号ＣＵ２を出力する。これにより、劣性セルのリ
フレッシュを１回のリフレッシュ・インターバルの間に
必要以上に実行することを防ぐ。一致しなかった場合に
は、カウント値ＣＶをリフレッシュ・アドレスＲＦＡと
してリフレッシュ・アドレス・バッファ５へ出力する。
ただし、記憶部３に複数のアドレス値が格納されている
ときは、次のアドレス値と比較し前述の動作を繰り返
す。
【００２０】ここで割込値とは、劣性セルへのリフレッ
シュを行う間隔を決定するためのアドレス値である。例
えば、劣性セルにほかの正常のメモリセルの２倍のリフ
レッシュを行うようにするには、この値はリフレッシュ
・アドレスの最大値の半分の値と“０”を設定する。こ
うすることにより同一の間隔でしかも正常のメモリセル
の１／２の間隔でリフレッシュできる。割込み値の設定
は劣性セルの特性とリフレッシュ回数（リフレッシュ電
流）の増加を考慮して設定すればよい。また、記憶部３
への劣性セルのアドレス値の書込みは、チップの出荷検
査時にメモリテスタにより容易に書込むことができる。
記憶部３のメモリ容量はチップ設計時に蓄積容量とチッ
プ面積などを考慮して決める。
シュを行う間隔を決定するためのアドレス値である。例
えば、劣性セルにほかの正常のメモリセルの２倍のリフ
レッシュを行うようにするには、この値はリフレッシュ
・アドレスの最大値の半分の値と“０”を設定する。こ
うすることにより同一の間隔でしかも正常のメモリセル
の１／２の間隔でリフレッシュできる。割込み値の設定
は劣性セルの特性とリフレッシュ回数（リフレッシュ電
流）の増加を考慮して設定すればよい。また、記憶部３
への劣性セルのアドレス値の書込みは、チップの出荷検
査時にメモリテスタにより容易に書込むことができる。
記憶部３のメモリ容量はチップ設計時に蓄積容量とチッ
プ面積などを考慮して決める。
【００２１】以上の動作により、劣性セルのリフレッシ
ュはそのほかの正常なメモリセルより多く実行され、劣
性セルのリフレッシュ・インターバルを満足することが
できる。
ュはそのほかの正常なメモリセルより多く実行され、劣
性セルのリフレッシュ・インターバルを満足することが
できる。
【００２２】ところで、劣性セルのリフレッシュを余分
に実行することにより、そのほかのメモリセルのリフレ
ッシュ・インターバルが長くなるが、数ビット分のリフ
レッシュ時間程度リフレッシュ・インターバルが延びて
も特にデータの保持に問題がなく、歩留りが悪くなるな
どの影響は全くない。
に実行することにより、そのほかのメモリセルのリフレ
ッシュ・インターバルが長くなるが、数ビット分のリフ
レッシュ時間程度リフレッシュ・インターバルが延びて
も特にデータの保持に問題がなく、歩留りが悪くなるな
どの影響は全くない。
【００２３】
【発明の効果】以上説明したように本発明は、劣性セル
のリフレッシュ回数を他の正常なメモリセルより増やし
リフレッシュ・インターバルを短くする構成とすること
により、劣性セルによるデータの保持不良を救済して歩
留りをあげることができ、またリフレッシュ・インター
バルの拡張を容易にすることができる効果を有する。
のリフレッシュ回数を他の正常なメモリセルより増やし
リフレッシュ・インターバルを短くする構成とすること
により、劣性セルによるデータの保持不良を救済して歩
留りをあげることができ、またリフレッシュ・インター
バルの拡張を容易にすることができる効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
フローチャートである。
フローチャートである。
１ リフレッシュ制御部 ２ リフレッシュ・アドレス・カウンタ ３ 記憶部 ４ 比較回路 ５ リフレッシュ・アドレス・バッファ ６ 行デコーダ ７ メモリセルアレイ ＷＬ ワード線 Ｓ１〜Ｓ８ ステップ
Claims (2)
- 【請求項１】 複数のメモリセルとこれらメモリセルを
所定の単位で選択状態とする複数のワード線とを備え選
択状態の前記メモリセルに対しデータの読出し，書込み
を行うメモリセルアレイと、リフレッシュ信号により起
動され所定の間隔でカウントアップ信号を出力すると共
に前記メモリセルアレイの選択状態のメモリセルに対し
データの読出し，再書込みを実行させるリフレッシュ制
御回路と、前記カウントアップ信号に従って順次カウン
トアップするカウント値を出力するカウンタと、劣性セ
ルのアドレス値を記憶する記憶部と、通常は前記カウン
ト値をリフレッシュ・アドレスとし予め設定されたタイ
ミングで前記記憶部のアドレス値を前記リフレッシュ・
アドレスとして出力する比較回路と、この比較回路から
のリフレッシュ・アドレスに従って前記メモリセルアレ
イの各ワード線を順次選択レベルとするワード線選択回
路とを有することを特徴とするダイナミック型半導体記
憶装置。 - 【請求項２】 劣性セルのリフレッシュ間隔を設定する
ための割込み値を格納するメモリ領域を設け、比較回路
を、カウント値が前記割込み値と一致したときは記憶部
のアドレス値をリフレッシュ・アドレスとして出力し、
一致しないときは、前記カウント値が前記記憶部のアド
レス値と一致していればカウンタにカウントアップ信号
を出力し、一致していなければ前記カウント値を前記リ
フレッシュ・アドレスとして出力する回路とした請求項
１記載のダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260216A JPH05101651A (ja) | 1991-10-08 | 1991-10-08 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260216A JPH05101651A (ja) | 1991-10-08 | 1991-10-08 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101651A true JPH05101651A (ja) | 1993-04-23 |
Family
ID=17344963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260216A Pending JPH05101651A (ja) | 1991-10-08 | 1991-10-08 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101651A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933377A (en) * | 1997-03-25 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and defect repair method for semiconductor memory device |
| KR100443791B1 (ko) * | 2000-12-29 | 2004-08-09 | 주식회사 하이닉스반도체 | 리플래쉬 기능을 갖는 반도체 메모리 소자 |
| KR100468720B1 (ko) * | 2002-03-08 | 2005-01-29 | 삼성전자주식회사 | 메모리 셀들의 리프레쉬 방법 및 리프레쉬 제어회로 |
| KR100479821B1 (ko) * | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 |
| KR20140009729A (ko) * | 2012-07-12 | 2014-01-23 | 삼성전자주식회사 | 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법 |
-
1991
- 1991-10-08 JP JP3260216A patent/JPH05101651A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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