JPH04180112A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04180112A JPH04180112A JP2309600A JP30960090A JPH04180112A JP H04180112 A JPH04180112 A JP H04180112A JP 2309600 A JP2309600 A JP 2309600A JP 30960090 A JP30960090 A JP 30960090A JP H04180112 A JPH04180112 A JP H04180112A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- timing
- clock
- microprocessor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサシステムにおいて、外部
デバイスが要求する制御信号の複雑化に対応して、マイ
クロプロセッサ内部にクロックに同期した複数の制御信
号を準備し、外部デバイスの要求する出力タイミングに
マツチした、最適な制御信号を選択することを可能とす
る、プログラマブル制御可能な制御信号線を備えたマイ
クロプロセッサに関する。
デバイスが要求する制御信号の複雑化に対応して、マイ
クロプロセッサ内部にクロックに同期した複数の制御信
号を準備し、外部デバイスの要求する出力タイミングに
マツチした、最適な制御信号を選択することを可能とす
る、プログラマブル制御可能な制御信号線を備えたマイ
クロプロセッサに関する。
従来、マイクロプロセッサの制御信号は、バス制御回路
が生成する固定的なタイミング生成機能しか備えておら
ず、マイクロプロセッサが出力する制御信号をもとに、
外部回路によって外部デバイスに適合した制御信号を生
成しなげればならないという欠点があった。
が生成する固定的なタイミング生成機能しか備えておら
ず、マイクロプロセッサが出力する制御信号をもとに、
外部回路によって外部デバイスに適合した制御信号を生
成しなげればならないという欠点があった。
第５図は本発明に関する従来のマイクロプロセッサの内
部ブロックを示している。
部ブロックを示している。
外部デバイスをアクセスする場合、バス制御回路４０１
は外部デバイスに対するリクエスト信号４０２、リード
信号４０３．ライト信号４０４を外部に出力する。この
場合これらの制御信号の出力タイミングは固定されてお
り、外部に接続されたデバイスが要求する制御信号には
必ずしもマッチしていなかった。このため、外部にはマ
イクロプロセッサが出力する制御信号をもとに、外部デ
バイスの要求する制御信号を生成するためのタイミング
生成回路を設けなければならなかった。
は外部デバイスに対するリクエスト信号４０２、リード
信号４０３．ライト信号４０４を外部に出力する。この
場合これらの制御信号の出力タイミングは固定されてお
り、外部に接続されたデバイスが要求する制御信号には
必ずしもマッチしていなかった。このため、外部にはマ
イクロプロセッサが出力する制御信号をもとに、外部デ
バイスの要求する制御信号を生成するためのタイミング
生成回路を設けなければならなかった。
上述した従来のマイクロプロセッサは、制御信号の出力
タイミングが固定されており、外部デバイスに合わせた
タイミングを生成するには、外部に回路を付加しなけれ
ばならなかった。
タイミングが固定されており、外部デバイスに合わせた
タイミングを生成するには、外部に回路を付加しなけれ
ばならなかった。
本発明は、従来固定されていたマイクロプロセッサの制
御信号の出力タイミングをプログラマブルにするため、
マイクロプロセッサ内部に制御信号の出力タイミングを
設定するタイミング設定レジスタと、クロック信号に同
期した複数の制御信号を生成する制御信号生成回路と、
複数の制御信号の中からタイミング設定レジスタの内容
に応じて、出力する制御信号を選択する制御信号選択回
路を、新たに内蔵することにより、外部に対する制御信
号の出力タイミングをクロックに同期させた任意のタイ
ミングで圧力することを可能とする。
御信号の出力タイミングをプログラマブルにするため、
マイクロプロセッサ内部に制御信号の出力タイミングを
設定するタイミング設定レジスタと、クロック信号に同
期した複数の制御信号を生成する制御信号生成回路と、
複数の制御信号の中からタイミング設定レジスタの内容
に応じて、出力する制御信号を選択する制御信号選択回
路を、新たに内蔵することにより、外部に対する制御信
号の出力タイミングをクロックに同期させた任意のタイ
ミングで圧力することを可能とする。
本発明のプログラマブル制御信号を内蔵したマイクロプ
ロセッサは、第１図に示す通り、マイクロプロセッサ内
部に、制御信号の出力タイミングを設定するタイミング
設定レジスタ１０１と、クロック信号に同期した複数の
制御信号を生成する制御信号生成回路１０２と、複数の
制御信号の中からタイミング設定レジスタの内容に応じ
て、出力する制御信号を選択する制御信号選択回路１０
３を有する。
ロセッサは、第１図に示す通り、マイクロプロセッサ内
部に、制御信号の出力タイミングを設定するタイミング
設定レジスタ１０１と、クロック信号に同期した複数の
制御信号を生成する制御信号生成回路１０２と、複数の
制御信号の中からタイミング設定レジスタの内容に応じ
て、出力する制御信号を選択する制御信号選択回路１０
３を有する。
制御信号生成回路１０２は、制御信号の出力タイミング
の基準となるクロック入力信号１０４を入力とする複数
のクロック同期回路１０６を有しており、基本制御信号
１０５をもとにして、クロックに同期した複数の信号を
生成する。
の基準となるクロック入力信号１０４を入力とする複数
のクロック同期回路１０６を有しており、基本制御信号
１０５をもとにして、クロックに同期した複数の信号を
生成する。
また制御信号選択回路１０３はタイミング設定レジスタ
１０１の内容に応じ、指定された制御信号を選択し制御
信号出力端子へ出力する。
１０１の内容に応じ、指定された制御信号を選択し制御
信号出力端子へ出力する。
〔実施例１〕
第２図に本発明の実施例１のブロック図を示す。
本実施例では、マイクロプロセッサの動作クロック２０
１をクロック同期回路１０６に入力し、マイクロプロセ
ッサの動作クロックに同期シタ複数の制御信号を生成す
る。
１をクロック同期回路１０６に入力し、マイクロプロセ
ッサの動作クロックに同期シタ複数の制御信号を生成す
る。
制御信号生成回路１０２は、制御信号の出力タイミング
の基準となるマイクロプロセッサの動作クロック１０４
を入力とするクロック同期回路１０６身ｎ個有しており
、マイクロプロセッサの動作クロックに同期した複数の
制御信号を生成する。１番目のクロック同期回路には、
基本制御信号１０５を入力する。またｎ番目のクロック
同期回路には、ｎ−１番目のクロック同期回路の出力を
入力とする。これにより、１番目のクロック同期回路は
、基本制御信号をマイクロプロセッサの動作クロックで
サンプリングして制御信号１を出力し、ｎ番目のクロッ
ク同期回路は、ｎ−１番目のクロック同期回路の出力で
ある制御信号ｎ−１より１クロツク遅延した制御信号ｎ
を出力する。
の基準となるマイクロプロセッサの動作クロック１０４
を入力とするクロック同期回路１０６身ｎ個有しており
、マイクロプロセッサの動作クロックに同期した複数の
制御信号を生成する。１番目のクロック同期回路には、
基本制御信号１０５を入力する。またｎ番目のクロック
同期回路には、ｎ−１番目のクロック同期回路の出力を
入力とする。これにより、１番目のクロック同期回路は
、基本制御信号をマイクロプロセッサの動作クロックで
サンプリングして制御信号１を出力し、ｎ番目のクロッ
ク同期回路は、ｎ−１番目のクロック同期回路の出力で
ある制御信号ｎ−１より１クロツク遅延した制御信号ｎ
を出力する。
また、これらのクロック同期回路には制御信号の終了要
求信号２０２が入力されており、この信号によって、す
べてのクロック同期回路から出力される制御信号がイン
アクティブになる。第３図に、それぞれのクロック同期
回路から出力される複数の制御信号１〜ｎのタイミング
図を示す。
求信号２０２が入力されており、この信号によって、す
べてのクロック同期回路から出力される制御信号がイン
アクティブになる。第３図に、それぞれのクロック同期
回路から出力される複数の制御信号１〜ｎのタイミング
図を示す。
タイミング設定レジスタ１０１は、外部デバイスが要求
する制御信号のタイミングに応じて、制御信号生成回路
１０２から出力さｈる複数の制御信号のうち、任意のタ
イミングの制御信号を指定し、その内容により制御信号
選択回路１０３が指定された制御信号を選択し制御信号
出力端子へ出力する。
する制御信号のタイミングに応じて、制御信号生成回路
１０２から出力さｈる複数の制御信号のうち、任意のタ
イミングの制御信号を指定し、その内容により制御信号
選択回路１０３が指定された制御信号を選択し制御信号
出力端子へ出力する。
〔実施例２〕
第４図に、実施例２のブロック図を示す。
本実施例では、クロック同期回路１０６に入力するクロ
ックとして、外部からのクロック入力信号３０１を使用
する。この実施例ではマイクロプロセッサの動作クロッ
クよりも高い周波数のクロックを外部から入力し、外部
入力クロック信号３０１に同期した制御信号を生成する
ことにより、実施例１の制御信号の生成タイミングに比
較し、さらに細かいタイミンクで制御信号を生成するこ
とが可能となる。
ックとして、外部からのクロック入力信号３０１を使用
する。この実施例ではマイクロプロセッサの動作クロッ
クよりも高い周波数のクロックを外部から入力し、外部
入力クロック信号３０１に同期した制御信号を生成する
ことにより、実施例１の制御信号の生成タイミングに比
較し、さらに細かいタイミンクで制御信号を生成するこ
とが可能となる。
以上説明したように本発明は、マイクロプロセッサ内部
に制御信号の出力タイミングを設定するタイミング設定
レジスタと、クロック信号に同期した複数の制御信号を
生成する制御信号生成回路と、複数の制御信号の中から
タイミング設定レジスタの内容に応じて出力する制御信
号を選択する制御信号選択回路を内蔵することにより、
マイクロプロセッサが出力する制御信号を外部デバイス
に応じてプログラマフルに選択することが可能となり、
従来のようにマイクロプロセッサの固定された出力タイ
ミングの制御信号を、外部回路により外部デバイスにマ
ツチしたタイミングの制御信号に生成し直す必要がなく
なるという効果がある。
に制御信号の出力タイミングを設定するタイミング設定
レジスタと、クロック信号に同期した複数の制御信号を
生成する制御信号生成回路と、複数の制御信号の中から
タイミング設定レジスタの内容に応じて出力する制御信
号を選択する制御信号選択回路を内蔵することにより、
マイクロプロセッサが出力する制御信号を外部デバイス
に応じてプログラマフルに選択することが可能となり、
従来のようにマイクロプロセッサの固定された出力タイ
ミングの制御信号を、外部回路により外部デバイスにマ
ツチしたタイミングの制御信号に生成し直す必要がなく
なるという効果がある。
第１図は本発明のブロック図、第２図は本発明の実施例
１のフロック図、第３図は本発明の実施例２のブロック
図であり、第４図は従来の技術を簡単に説明した概念図
である。第５図は本発明に関スる従来のマイクロプロセ
ッサの内部フロックを示している。 １０１・・・・・・タイミング設定レジスタ、１０２・
・・・・・制御信号生成回路、１０３・・・・・制御信
号選択回路、１０４・・・・・・クロック入力信号、１
０５・・・・・・基本制御信号、１０６・・・・・クロ
ック同期回路、２０１・・・・・・マイクロプロセッサ
動作クコツク、２０２・・・・・・終了要求信号、３０
１・・・・・外部クロック入力信号、４０１・・・・・
・バス制御回路、４０２・・・・・・リクエスト信号、
４０３・・・・・・リード信号、４０４・・・・・・ラ
イト信号。 代理人 弁理士 内 原 晋 □ 第、、５図
１のフロック図、第３図は本発明の実施例２のブロック
図であり、第４図は従来の技術を簡単に説明した概念図
である。第５図は本発明に関スる従来のマイクロプロセ
ッサの内部フロックを示している。 １０１・・・・・・タイミング設定レジスタ、１０２・
・・・・・制御信号生成回路、１０３・・・・・制御信
号選択回路、１０４・・・・・・クロック入力信号、１
０５・・・・・・基本制御信号、１０６・・・・・クロ
ック同期回路、２０１・・・・・・マイクロプロセッサ
動作クコツク、２０２・・・・・・終了要求信号、３０
１・・・・・外部クロック入力信号、４０１・・・・・
・バス制御回路、４０２・・・・・・リクエスト信号、
４０３・・・・・・リード信号、４０４・・・・・・ラ
イト信号。 代理人 弁理士 内 原 晋 □ 第、、５図
Claims (1)
- 制御信号の出力タイミングを設定するタイミング設定レ
ジスタと、クロック信号に同した複数の制御信号を生成
する制御信号生成回路と、複数の制御信号の中からタイ
ミング設定レジスタの内容に応じて出力する制御信号を
選択する制御信号選択回路とを有し、外部デバイスの要
求する制御信号の出力タイミングにマッチした最適な制
御信号を選択することを可能としたマイクロプロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309600A JPH04180112A (ja) | 1990-11-15 | 1990-11-15 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309600A JPH04180112A (ja) | 1990-11-15 | 1990-11-15 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180112A true JPH04180112A (ja) | 1992-06-26 |
Family
ID=17994984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309600A Pending JPH04180112A (ja) | 1990-11-15 | 1990-11-15 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180112A (ja) |
-
1990
- 1990-11-15 JP JP2309600A patent/JPH04180112A/ja active Pending
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