JPH0743930B2 - リフレツシユ制御回路 - Google Patents
リフレツシユ制御回路Info
- Publication number
- JPH0743930B2 JPH0743930B2 JP60200923A JP20092385A JPH0743930B2 JP H0743930 B2 JPH0743930 B2 JP H0743930B2 JP 60200923 A JP60200923 A JP 60200923A JP 20092385 A JP20092385 A JP 20092385A JP H0743930 B2 JPH0743930 B2 JP H0743930B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- counter
- address
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリフレッシュ制御回路に関し、特に複数のボー
ドから成るダイナミックメモリ・システムにおける、リ
フレッシュ制御回路の改良に関する。
ドから成るダイナミックメモリ・システムにおける、リ
フレッシュ制御回路の改良に関する。
従来、複数の同一ボードを用いる大容量のダイナミック
メモリ・システムにおいては、各ボードのリフレッシュ
動作時における消費電力のピーク値を抑制するために、
一つの方法としては、各ボードごとにリフレッシュ・カ
ウンタの周期を変えて、各ボードのリフレッシュ・タイ
ミングをシフトすることが行われており、あるいはまた
他の方法としては、同一周期のリフレッシュ・カウンタ
の出力を、所定の遅延線路等を用いてシフトさせ、各ボ
ードごとに異なるタイミングに設定することが行われて
いる。
メモリ・システムにおいては、各ボードのリフレッシュ
動作時における消費電力のピーク値を抑制するために、
一つの方法としては、各ボードごとにリフレッシュ・カ
ウンタの周期を変えて、各ボードのリフレッシュ・タイ
ミングをシフトすることが行われており、あるいはまた
他の方法としては、同一周期のリフレッシュ・カウンタ
の出力を、所定の遅延線路等を用いてシフトさせ、各ボ
ードごとに異なるタイミングに設定することが行われて
いる。
上述の従来のダイナミックメモリ・システムのリフレッ
シュ制御回路においては、前記前者の方法の場合には、
各ボードごとにリフレッシュ・カウンタの周期を異なる
値に設定することが必要であるために、ストラップ等の
設定個所が必要となるという欠点が介在するとともに、
各ボードのリフレッシュ・カウンタの最小公倍数に相当
するタイミングごとに、全ボードにおいて一斉にリフレ
ッシュ動作が行われて、消費電力がピークに達するとい
う欠点がある。また、前記後者の方法の場合において
も、各ボードごとにリフレッシュ・タイミングを選択す
ることが必要であるため、ストラップ等の設定個所が必
要となり、故障時におけるボード変換時には、メモリ・
アドレスの設定の他に、リフレッシュ・タイミングの設
定が必要となるという欠点がある。
シュ制御回路においては、前記前者の方法の場合には、
各ボードごとにリフレッシュ・カウンタの周期を異なる
値に設定することが必要であるために、ストラップ等の
設定個所が必要となるという欠点が介在するとともに、
各ボードのリフレッシュ・カウンタの最小公倍数に相当
するタイミングごとに、全ボードにおいて一斉にリフレ
ッシュ動作が行われて、消費電力がピークに達するとい
う欠点がある。また、前記後者の方法の場合において
も、各ボードごとにリフレッシュ・タイミングを選択す
ることが必要であるため、ストラップ等の設定個所が必
要となり、故障時におけるボード変換時には、メモリ・
アドレスの設定の他に、リフレッシュ・タイミングの設
定が必要となるという欠点がある。
上記の問題点を解決するために、本発明のリフレッシュ
制御回路は、複数のボードから成るダイナミックメモリ
・システムにおいて、前記各ボードに、自己のアドレス
を設定するアドレス設定回路と、各ボードに共通するク
ロック信号ならびにリセット信号に対応して所定のリフ
レッシュ周期信号を生成する第１のカウンタと、前記リ
フレッシュ周期信号を入力して前記アドレス設定回路の
アドレス設定値までカウントし、リフレッシュ・タイミ
ング信号を生成して出力する第２のカウンタと、を備え
ている。
制御回路は、複数のボードから成るダイナミックメモリ
・システムにおいて、前記各ボードに、自己のアドレス
を設定するアドレス設定回路と、各ボードに共通するク
ロック信号ならびにリセット信号に対応して所定のリフ
レッシュ周期信号を生成する第１のカウンタと、前記リ
フレッシュ周期信号を入力して前記アドレス設定回路の
アドレス設定値までカウントし、リフレッシュ・タイミ
ング信号を生成して出力する第２のカウンタと、を備え
ている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。図に示されるように、本実施例には、比較回路１
と、アドレス設定回路２と、第１のカウンタ３と、第２
のカウンタ４と、が備えられている。
る。図に示されるように、本実施例には、比較回路１
と、アドレス設定回路２と、第１のカウンタ３と、第２
のカウンタ４と、が備えられている。
第１図において、所定のリセット信号101が第１のカウ
ンタ３および第２のカウンタ４に入力され、それぞれの
カウンタは初期状態にリセットされる。第１のカウンタ
３にはクロック信号102が入力されてカウントされ、ダ
イナミックメモリ・システムにおける各ボードに同期し
てリフレッシュ周期信号103が出力されて、第２のカウ
ンタ４に入力される。第２のカウンタ４には、リフレッ
シュ周期信号103の外に、アドレス設定回路２より、当
該ボードのアドレス設定値に対応するアドレス信号105
が送られてきており、第２のカウンタ４において、リフ
レッシュ周期信号103は、アドレス信号105のアドレス設
定値までカウントされ、所定のリフレッシュ・タイミン
グ信号107が出力される。従って、リフレッシュ・タイ
ミング信号107は、アドレス設定回路２において設定さ
れるアドレス値が、各ボードごとにそれぞれ異なってい
るが故に、各ボードごとに位相の異なる同一周期の信号
として形成され、相互にリフレッシュ・タイミングが一
致することがない。このため、リフレッシュ動作にとも
なう消費電力がピーク値に達することはあり得ない。
ンタ３および第２のカウンタ４に入力され、それぞれの
カウンタは初期状態にリセットされる。第１のカウンタ
３にはクロック信号102が入力されてカウントされ、ダ
イナミックメモリ・システムにおける各ボードに同期し
てリフレッシュ周期信号103が出力されて、第２のカウ
ンタ４に入力される。第２のカウンタ４には、リフレッ
シュ周期信号103の外に、アドレス設定回路２より、当
該ボードのアドレス設定値に対応するアドレス信号105
が送られてきており、第２のカウンタ４において、リフ
レッシュ周期信号103は、アドレス信号105のアドレス設
定値までカウントされ、所定のリフレッシュ・タイミン
グ信号107が出力される。従って、リフレッシュ・タイ
ミング信号107は、アドレス設定回路２において設定さ
れるアドレス値が、各ボードごとにそれぞれ異なってい
るが故に、各ボードごとに位相の異なる同一周期の信号
として形成され、相互にリフレッシュ・タイミングが一
致することがない。このため、リフレッシュ動作にとも
なう消費電力がピーク値に達することはあり得ない。
なお、アドレス設定回路２から出力されるアドレス信号
105は比較回路１にも送られており、比較回路１におい
て、アドレス・バスを経由して送られてくるアドレス信
号104と比較照合され、両アドレス信号の一致する時点
において、当該ボードの選択信号106が出力される。
105は比較回路１にも送られており、比較回路１におい
て、アドレス・バスを経由して送られてくるアドレス信
号104と比較照合され、両アドレス信号の一致する時点
において、当該ボードの選択信号106が出力される。
以上説明したように、本発明は、ダイナミックメモリ・
システムにおける各ボード選択用のアドレス設定値を介
して、各ボードごとに位相の異なる同一周期のリフレッ
シュ・タイミング信号が自動的且つ容易に生成されるた
めに、ストラップ等の設定が不要となり、ボード交換に
対応する操作性も改善され、且つ、リフレッシュ時にお
ける消費電力のピーク値を抑制した低消費電力のダイナ
ミックメモリ・システムが実現されるという効果があ
る。
システムにおける各ボード選択用のアドレス設定値を介
して、各ボードごとに位相の異なる同一周期のリフレッ
シュ・タイミング信号が自動的且つ容易に生成されるた
めに、ストラップ等の設定が不要となり、ボード交換に
対応する操作性も改善され、且つ、リフレッシュ時にお
ける消費電力のピーク値を抑制した低消費電力のダイナ
ミックメモリ・システムが実現されるという効果があ
る。
第１図は本発明の一実施例の要部を示すブロック図であ
る。 図において、１……比較回路、２……アドレス設定回
路、３……第１のカウンタ、４……第２のカウンタ。
る。 図において、１……比較回路、２……アドレス設定回
路、３……第１のカウンタ、４……第２のカウンタ。
Claims (1)
- 【請求項１】複数のボードから成るダイナミックメモリ
・システムにおいて、前記各ボードに、自己のアドレス
を設定するアドレス設定回路と、各ボードに共通するク
ロック信号ならびにリセット信号に対応して所定のリフ
レッシュ周期信号を生成する第１のカウンタと、前記リ
フレッシュ周期信号を入力して前記アドレス設定回路の
アドレス設定値までカウントし、リフレッシュ・タイミ
ング信号を生成して出力する第２のカウンタとを備える
ことを特徴とするリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200923A JPH0743930B2 (ja) | 1985-09-10 | 1985-09-10 | リフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200923A JPH0743930B2 (ja) | 1985-09-10 | 1985-09-10 | リフレツシユ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6260195A JPS6260195A (ja) | 1987-03-16 |
| JPH0743930B2 true JPH0743930B2 (ja) | 1995-05-15 |
Family
ID=16432522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200923A Expired - Lifetime JPH0743930B2 (ja) | 1985-09-10 | 1985-09-10 | リフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743930B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239681A (ja) * | 1987-03-26 | 1988-10-05 | Nec Corp | 記憶装置 |
| JP4816911B2 (ja) | 2006-02-07 | 2011-11-16 | 日本電気株式会社 | メモリの同期化方法及びリフレッシュ制御回路 |
-
1985
- 1985-09-10 JP JP60200923A patent/JPH0743930B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260195A (ja) | 1987-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970071800A (ko) | 동기형 반도체 기억 장치 | |
| US5167031A (en) | Variable frequency clock pulse generator for microcomputer | |
| JPH0743930B2 (ja) | リフレツシユ制御回路 | |
| JPH0411388Y2 (ja) | ||
| JPH0750856B2 (ja) | 遅延回路 | |
| JPH0782316B2 (ja) | Ｃｒｔコントロ−ラ | |
| JPS63253595A (ja) | ダイナミツクｒａｍのリフレツシユ装置 | |
| JPH01208791A (ja) | 半導体記憶回路 | |
| JPS6320798A (ja) | リフレツシユ自動切替制御方式 | |
| JP2647962B2 (ja) | 表示制御装置 | |
| JP2729155B2 (ja) | セルフリフレッシュ移行回路 | |
| JPH06176567A (ja) | リフレッシュ制御回路 | |
| JPH0467374B2 (ja) | ||
| JPS5975165A (ja) | タイミング発生器 | |
| JPH06275072A (ja) | 半導体記憶装置 | |
| JPS59210484A (ja) | Ｒａｍの時分割高速アクセス方式 | |
| JPH0356429B2 (ja) | ||
| JPS63178920U (ja) | ||
| JPH04180112A (ja) | マイクロプロセッサ | |
| JPS6324795U (ja) | ||
| JPH02166503A (ja) | 情報処理装置 | |
| JPH02144199U (ja) | ||
| JPS6184768A (ja) | バス制御方式 | |
| JPH03296120A (ja) | クロックジェネレータ | |
| JPH0279290A (ja) | メモリリフレッシュ回路 |