JPH06176567A - リフレッシュ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】リフレッシュ周期の異なるＤＲＡＭに対して必
要最低限のリフレッシュを実行すること。 【構成】１つ以上のリフレッシュインターバルを計時す
るためのＮ段の分周回路１と、各分周段よりの出力を選
択するための選択回路３と、選択の為のデータを格納す
るためのレジスタ４と、各分周段よりの出力によりリフ
レッシュのためのバス要求を出力するバス要求回路７
と、この要求に従いバス使用許可をバス要求回路に与え
るバスアービタ１０と、バスアービタ１０よりのバス使
用許可信号によりバス使用を許可された分周段出力に対
応したリフレッシュ信号を外部に出力するリフレッシュ
信号出力回路１１とを設ける。 【効果】不要なリフレッシュサイクルを実行せず、シス
テム電流を低減できる。また、この時のメモリを他のバ
スマスタに開放できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリフレッシュ制御回路に
関し、特にリフレッシュ周期を計時するリフレッシュイ
ンターバルタイマを備えたリフレッシュ制御回路に関す
る。

【０００２】

【従来の技術】従来のこの種のリフレッシュ制御回路
は、ただ１系統のリフレッシュ要求を発生するＮ段の分
周回路と、この出力を受けてバス要求を調停するバスア
ービタと、調停結果によりリフレッシュ信号を出力する
リフレッシュ回路とで構成されていた。

【０００３】また、複数のリフレッシュ回路が用意さ
れ、そのどちらかを選択して、出力する回路があった。

【０００４】

【発明が解決しようとする課題】ところが、前述の構成
では、例えば使用メモリ（ＤＲＡＭ：ダイナミック・ラ
ンダム・アクセス・メモリ）としてリフレッシュ周期が
異なるタイプを使用する必要がある場合、本来不要のメ
モリにたいしてもリフレッシュ周期の短い方のメモリが
必要とする間隔でリフレッシュを行う必要が有った。ま
た、システム中で複数種のリフレッシュ信号が必要な場
合、それぞれに対応するような回路がなかった。

【０００５】これは、コンピュータシステム設計上、不
要な電流消費をまねくばかりでなく、他のバス要求要因
に対して開放可能なメモリを減少させてしまうという点
でも問題で有った。

【０００６】本発明の目的は、必要なリフレッシュ信号
を複数種発生させて適宜供給することができるようにし
たリフレッシュ制御回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明のリフレッシュ制
御回路の構成は、リフレッシュ制御回路として、リフレ
ッシュインターバルを計時するための少なくとも１つ以
上のＮ段の分周回路と、各分周段よりの出力を選択する
ための選択回路と、選択の為のデータを格納するための
レジスタと、各分周段からの出力によりリフレッシュの
ためのバス要求を出力するバス要求回路と、この要求に
従いバス使用許可信号を出力するバスアービタと、バス
アービタよりの許可信号によりバス使用を許可された分
周段およびその前段の分周回路出力に応じたリフレッシ
ュ信号を外部に出力するリフレッシュ信号出力回路とを
備えたことで、使用メモリに応じた複数のリフレッシュ
間隔を同時に提供できる。

【０００８】

【実施例】次に本発明についてまず図１を参照して説明
する。図１は本発明の第１の実施例のリフレッシュ制御
回路を示すブロック図である。

【０００９】図１において、本実施例は、分周回路１が
外部クロックを２５６分周する８段の分周器であり、各
々の分周段は入力を２分周して次段へ出力する。外部ク
ロックはＣＬＫ入力に印加される。出力２１，２２，２
３は、それぞれ各分周段よりの出力であり、外部クロッ
クの２５６分周、１２８分周、６４分周出力である。セ
レクタ３は、それぞれの分周段よりの出力２１，２２，
２３が入力され、選択用データレジスタ４の出力５に対
応した出力６１，６２，６３を出力する。本出力６１，
６２，６３が、リフレッシュ要求としてバス要求回路７
に入力される。出力８は、バス要求回路７よりの出力で
あり、バスアービタ１０に入力される。バスアービタ１
０からバス使用許可信号９がリフレッシュ信号出力回路
１１に入力される。リフレッシュ信号出力回路１１は、
回路基本的にはバス使用許可信号９とすでにセレクタ３
で選択されたリフレッシュ要求の論理積（ＡＮＤゲー
ト）で構成され、出力１２１，１２２，１２３を出力す
る。

【００１０】以上により、例えば選択用データレジスタ
４にて、出力２１，２３を選択した場合、リフレッシュ
要求周期は外部クロックの１／６４分周、１／２５６分
周となり、リフレッシュ信号は出力１２１が出力２１に
対応、出力１２３が出力２３に対応した周期で外部に出
力となる。このため、２種類のリフレッシュ周期を１つ
の分周器１で生成し、不要な領域へのリフレッシュを実
行しないで済ますことができる。

【００１１】図２は本発明の第２の実施例のリフレッシ
ュ制御回路を示すブロック図である。図２において、本
実施例は、第１の分周回路１０１の他に、第２の分周回
路１０３も備えている。本実施例は、選択用データレジ
スタ１０６，セレクタ１０５，バス要求回路１０９，バ
スアービタ１１２，リフレッシュ信号出力回路１１３を
有しているが、その動作は図１とほぼ同様である。

【００１２】本発明の第２の実施例は、基本構成は前記
第１の実施例と同様であるが、分周前のクロックソース
として、ＣＬＫ１，ＣＬＫ２の２種類があり、それぞれ
分周回路１０１，１０３で分周される。この分周段の出
力は、選択用データレジスタ１０６の内容で、セレクタ
１０５を制御することで、リフレッシュ要求としてバス
要求回路１０９に入力される。これ以降の動作は前記第
１の実施例と同様であるので省略する。

【００１３】

【発明の効果】以上説明したように、本発明によれば、
例えば使用メモリ（ＤＲＡＭ）としてリフレッシュ周期
が異なるタイプを使用する必要がある場合、本来不要の
メモリに対してもリフレッシュ周期の短い方のメモリが
必要とする間隔でリフレッシュを行う必要がなく、ムダ
のないリフレッシュを行うことができるという効果があ
り、とくにＤＲＡＭを用いてバッテリーバックアップシ
ステムを構築する様な場合には２種類のリフレッシュ周
期を必要とする場合が多く、複数の出力が得られるから
これらの応用に対しても有効に機能し得る効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のリフレッシュ制御回路
を示すブロック図である。

【図２】本発明の第２の実施例のリフレッシュ制御回路
を示すブロック図である。

【符号の説明】

１，１０１，１０３ 分周回路 ４，１０６ 選択用データレジスタ ３，１０５ セレクタ ７，１０９ バス要求回路 １０，１１２ バスアービタ １１，１１３ リフレッシュ信号出力回路 ９，１１１ バス使用許可信号 ５，８，２１，２２，２３，６１，６２，６３，１２
１，１２２，１２３，１０７，１１０，１０２１，１０
２２，１０２３，１０４１，１０４２，１０４３，１０
８１，１０８２，１０８３，１１４１，１１４２，１１
４３ 出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】 リフレッシュインターバルを計時するた
   めのＮ段の分周回路と、前記分周回路の各分周段よりの
   出力を選択する選択回路と、前記選択回路における選択
   の為のデータを格納するレジスタと、前記各分周段から
   の出力によりリフレッシュのためのバス要求を出力する
   バス要求回路と、前記バス要求回路の要求に従いバス使
   用許可信号を出力するバスアービタと、前記バスアービ
   タからのバス使用許可信号によりバス使用を許可された
   分周段出力に対応したリフレッシュ信号を外部に出力す
   るリフレッシュ信号出力回路とを備えたことを特徴とす
   るリフレッシュ制御回路。
2. 【請求項２】 分周回路が複数設けられ、それぞれの分
   周回路には、それぞれのクロックソースからの信号が入
   力される請求項１に記載のリフレッシュ制御回路。