JPH1011963A - Ｄｒａｍリフレッシュ制御方法 - Google Patents
Ｄｒａｍリフレッシュ制御方法Info
- Publication number
- JPH1011963A JPH1011963A JP8166095A JP16609596A JPH1011963A JP H1011963 A JPH1011963 A JP H1011963A JP 8166095 A JP8166095 A JP 8166095A JP 16609596 A JP16609596 A JP 16609596A JP H1011963 A JPH1011963 A JP H1011963A
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- refresh
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Abstract
(57)【要約】
【課題】 １以上の同一構成の大容量ＤＲＡＭを、リフ
レッシュ電源の電源電圧変動やノイズ発生を抑制しつ
つ、リフレッシュすること。 【解決手段】 ＤＲＡＭ４各々をリフレッシュすべく、
メモリコントロ−ラ２から相異なるタイミングのＲＡＳ
信号ＲＡＳ１〜ＲＡＳ１ｎをＤＲＡＭ４各々に共通に供
給すれば、リフレッシュ電源の電源電圧変動やノイズ発
生が抑制された状態で、ＤＲＡＭ４各々におけるメモリ
領域５〜７はそれぞれＲＡＳ信号ＲＡＳ１〜ＲＡＳ１ｎ
により順次リフレッシュされ得るものである。
レッシュ電源の電源電圧変動やノイズ発生を抑制しつ
つ、リフレッシュすること。 【解決手段】 ＤＲＡＭ４各々をリフレッシュすべく、
メモリコントロ−ラ２から相異なるタイミングのＲＡＳ
信号ＲＡＳ１〜ＲＡＳ１ｎをＤＲＡＭ４各々に共通に供
給すれば、リフレッシュ電源の電源電圧変動やノイズ発
生が抑制された状態で、ＤＲＡＭ４各々におけるメモリ
領域５〜７はそれぞれＲＡＳ信号ＲＡＳ１〜ＲＡＳ１ｎ
により順次リフレッシュされ得るものである。
Description
【０００１】
【発明の属する技術分野】本発明は、大容量ＤＲＡＭチ
ップ各々をリフレッシュする際でのＤＲＡＭリフレッシ
ュ制御方法に関するものである。
ップ各々をリフレッシュする際でのＤＲＡＭリフレッシ
ュ制御方法に関するものである。
【０００２】
【従来の技術】一般にＤＲＡＭに記録された情報は、そ
の記憶メカニズムに起因して一定期間毎にリフレッシュ
される必要があるが、これまでに知られている、そのＤ
ＲＡＭに対するリフレッシュ技術に関するものとして
は、例えば特開平５−６６６４号公報に記載されたもの
が知られている。これによる場合、全ＤＲＡＭは複数個
単位にメモリブロック化された上、これらメモリブロッ
ク各々が時分割にリフレッシュ（ＲＡＳオンリリフレッ
シュ）されるべく、メモリブロック各々に対しては、所
定時間づつずれた、相異なるタイミングでＲＡＳ（Ｒｏ
ｗ ＡｄｄｒｅｓｓＳｅｔ）信号が時分割に供給される
ものとなっている。これによりリフレッシュが行われる
際での消費電流は、全ＤＲＡＭが一斉にリフレッシュさ
れる場合に比しそのピーク値が抑制される結果として、
リフレッシュ電源の電源電圧変動やノイズ発生が抑制可
とされているものである。
の記憶メカニズムに起因して一定期間毎にリフレッシュ
される必要があるが、これまでに知られている、そのＤ
ＲＡＭに対するリフレッシュ技術に関するものとして
は、例えば特開平５−６６６４号公報に記載されたもの
が知られている。これによる場合、全ＤＲＡＭは複数個
単位にメモリブロック化された上、これらメモリブロッ
ク各々が時分割にリフレッシュ（ＲＡＳオンリリフレッ
シュ）されるべく、メモリブロック各々に対しては、所
定時間づつずれた、相異なるタイミングでＲＡＳ（Ｒｏ
ｗ ＡｄｄｒｅｓｓＳｅｔ）信号が時分割に供給される
ものとなっている。これによりリフレッシュが行われる
際での消費電流は、全ＤＲＡＭが一斉にリフレッシュさ
れる場合に比しそのピーク値が抑制される結果として、
リフレッシュ電源の電源電圧変動やノイズ発生が抑制可
とされているものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記公
報による場合には、メモリブロック各々は、あくまで
も、複数個のＤＲＡＭを以て構成されていることから、
集積度向上によるＤＲＡＭ自体の大容量化に伴い、メモ
リブロック各々への時分割リフレッシュによる効果は次
第に得られなくなっているのが実情である。例えば１Ｍ
Ｗ−ＤＲＡＭ×２０個で構成されているメモリブロック
が４メモリブロック（したがって、メモリ全体は、１Ｍ
Ｗ−ＤＲＡＭ×８０個として構成）あるとして、その１
ＭＷ−ＤＲＡＭが４ＭＷ−ＤＲＡＭに置換された場合を
想定すれば、メモリブロック各々は４ＭＷ−ＤＲＡＭ×
２０個として構成されることになり、メモリブロック各
々への時分割リフレッシュによる効果は、ＤＲＡＭ自体
が大容量化される程に得られなくなるというものであ
る。本発明の目的は、メモリが１以上の同一構成の大容
量ＤＲＡＭから構成されている場合に、リフレッシュ電
源の電源電圧変動やノイズ発生を抑制しつつ、それらＤ
ＲＡＭをリフレッシュし得るＤＲＡＭリフレッシュ制御
方法を供するにある。
報による場合には、メモリブロック各々は、あくまで
も、複数個のＤＲＡＭを以て構成されていることから、
集積度向上によるＤＲＡＭ自体の大容量化に伴い、メモ
リブロック各々への時分割リフレッシュによる効果は次
第に得られなくなっているのが実情である。例えば１Ｍ
Ｗ−ＤＲＡＭ×２０個で構成されているメモリブロック
が４メモリブロック（したがって、メモリ全体は、１Ｍ
Ｗ−ＤＲＡＭ×８０個として構成）あるとして、その１
ＭＷ−ＤＲＡＭが４ＭＷ−ＤＲＡＭに置換された場合を
想定すれば、メモリブロック各々は４ＭＷ−ＤＲＡＭ×
２０個として構成されることになり、メモリブロック各
々への時分割リフレッシュによる効果は、ＤＲＡＭ自体
が大容量化される程に得られなくなるというものであ
る。本発明の目的は、メモリが１以上の同一構成の大容
量ＤＲＡＭから構成されている場合に、リフレッシュ電
源の電源電圧変動やノイズ発生を抑制しつつ、それらＤ
ＲＡＭをリフレッシュし得るＤＲＡＭリフレッシュ制御
方法を供するにある。
【０００４】
【課題を解決するための手段】上記目的は、ＤＲＡＭ各
々は複数のメモリ領域に分割された上、各ＤＲＡＭにお
けるメモリ領域各々が時分割にリフレッシュされるべ
く、ＤＲＡＭ各々に対しては、所定時間づつずれた、相
異なるタイミングのＲＡＳ信号が共通に供給されること
で達成される。
々は複数のメモリ領域に分割された上、各ＤＲＡＭにお
けるメモリ領域各々が時分割にリフレッシュされるべ
く、ＤＲＡＭ各々に対しては、所定時間づつずれた、相
異なるタイミングのＲＡＳ信号が共通に供給されること
で達成される。
【０００５】
【発明の実施の形態】以下、本発明の一実施形態を図
１，図２により説明する。先ず本発明に係る大容量ＤＲ
ＡＭについて説明すれば、図１はそのＤＲＡＭとその周
辺回路を示したものである。図示のように、図示の簡単
化上、ＤＲＡＭ４は１個として示されているが、一般的
には、同一構成のものが１個以上、並列的に設けられた
上、メモリ全体が構成されたものとなっている。さて、
そのＤＲＡＭ４であるが、ＤＲＡＭ４は複数のメモリ領
域５〜７に分割されているが、このような事情は他ＤＲ
ＡＭでも同様となっている。ＤＲＡＭ４がメモリ領域５
〜７に分割された状態で、そのＤＲＡＭ４をリフレッシ
ュするに際しては、先ずリフレッシュタイミング発生回
路１からは、アクセス源に対しアクセス不可状態を示す
アクセス許可信号が、リフレッシュ終了に至るまでの
間、送出された状態で、そのリフレッシュタイミング発
生回路１からＲＥＦ信号がメモリコントロ−ラ２に送出
されるものとなっている。そのメモリコントロ−ラ２内
でのシフトレジスタ３ではまた、そのＲＥＦ信号にもと
づき、所定時間づつずれた、相異なるタイミングのＲＡ
Ｓ信号ＲＡＳ１〜ＲＡＳｎが順次作成された上、ＤＲＡ
Ｍ４に供給されているものである。図１からも判るよう
に、ＲＡＳ信号ＲＡＳ１はメモリ領域５に、また、ＲＡ
Ｓ信号ＲＡＳ２、ＲＡＳｎはそれぞれメモリ領域６，７
にといった具合に、ＲＡＳ信号は対応するメモリ領域に
時分割に供給された上、そのメモリ領域がリフレッシュ
されているものである。他ＤＲＡＭ各々にも、メモリコ
ントロ−ラ２からのＲＡＳ信号ＲＡＳ１〜ＲＡＳｎが共
通に供給される場合は、他ＤＲＡＭ各々も同様にしてリ
フレッシュされ得るものである。
１，図２により説明する。先ず本発明に係る大容量ＤＲ
ＡＭについて説明すれば、図１はそのＤＲＡＭとその周
辺回路を示したものである。図示のように、図示の簡単
化上、ＤＲＡＭ４は１個として示されているが、一般的
には、同一構成のものが１個以上、並列的に設けられた
上、メモリ全体が構成されたものとなっている。さて、
そのＤＲＡＭ４であるが、ＤＲＡＭ４は複数のメモリ領
域５〜７に分割されているが、このような事情は他ＤＲ
ＡＭでも同様となっている。ＤＲＡＭ４がメモリ領域５
〜７に分割された状態で、そのＤＲＡＭ４をリフレッシ
ュするに際しては、先ずリフレッシュタイミング発生回
路１からは、アクセス源に対しアクセス不可状態を示す
アクセス許可信号が、リフレッシュ終了に至るまでの
間、送出された状態で、そのリフレッシュタイミング発
生回路１からＲＥＦ信号がメモリコントロ−ラ２に送出
されるものとなっている。そのメモリコントロ−ラ２内
でのシフトレジスタ３ではまた、そのＲＥＦ信号にもと
づき、所定時間づつずれた、相異なるタイミングのＲＡ
Ｓ信号ＲＡＳ１〜ＲＡＳｎが順次作成された上、ＤＲＡ
Ｍ４に供給されているものである。図１からも判るよう
に、ＲＡＳ信号ＲＡＳ１はメモリ領域５に、また、ＲＡ
Ｓ信号ＲＡＳ２、ＲＡＳｎはそれぞれメモリ領域６，７
にといった具合に、ＲＡＳ信号は対応するメモリ領域に
時分割に供給された上、そのメモリ領域がリフレッシュ
されているものである。他ＤＲＡＭ各々にも、メモリコ
ントロ−ラ２からのＲＡＳ信号ＲＡＳ１〜ＲＡＳｎが共
通に供給される場合は、他ＤＲＡＭ各々も同様にしてリ
フレッシュされ得るものである。
【０００６】図２はまた、リフレッシュサイクルＴ１〜
Ｔｎ各々に関連せしめた状態で、その際でのアクセス許
可信号、ＲＥＦ信号、ＲＡＳ信号ＲＡＳ１〜ＲＡＳｎ各
々についてのタイミング関係が示されているが、何れに
しても、１個以上のＤＲＡＭ各々は複数のリフレッシュ
サイクルＴ１〜Ｔｎに亘って順次リフレッシュされてい
るものであることが判る。この結果、リフレッシュが行
われる際での消費電流は、リフレッシュサイクルＴ１，
Ｔｎ間に跨がって、小さな値として分散された状態で発
生されたものとなっている。
Ｔｎ各々に関連せしめた状態で、その際でのアクセス許
可信号、ＲＥＦ信号、ＲＡＳ信号ＲＡＳ１〜ＲＡＳｎ各
々についてのタイミング関係が示されているが、何れに
しても、１個以上のＤＲＡＭ各々は複数のリフレッシュ
サイクルＴ１〜Ｔｎに亘って順次リフレッシュされてい
るものであることが判る。この結果、リフレッシュが行
われる際での消費電流は、リフレッシュサイクルＴ１，
Ｔｎ間に跨がって、小さな値として分散された状態で発
生されたものとなっている。
【０００７】なお、メモリ領域５〜７各々での容量固定
として、ＤＲＡＭ４として各種容量種別のものが用いら
れる可能性があることを考慮の上、メモリコントロ−ラ
２にその容量種別が実装情報として設定される場合は、
その実装情報にもとづき、リフレッシュタイミング発生
回路１では、アクセス源に対する、アクセス許可信号に
よるアクセス不可状態は所定タイミングで解除されるも
のとなっている。即ち、ＤＲＡＭ４の容量種別如何に拘
らず、ＤＲＡＭ４に対するリフレッシュが完了すれば、
アクセス源からＤＲＡＭ４へのアクセス要求を許容すべ
く、リフレッシュタイミング発生回路１によって、アク
セス許可信号は速やかにアクセス許可状態におかれてい
るものである。
として、ＤＲＡＭ４として各種容量種別のものが用いら
れる可能性があることを考慮の上、メモリコントロ−ラ
２にその容量種別が実装情報として設定される場合は、
その実装情報にもとづき、リフレッシュタイミング発生
回路１では、アクセス源に対する、アクセス許可信号に
よるアクセス不可状態は所定タイミングで解除されるも
のとなっている。即ち、ＤＲＡＭ４の容量種別如何に拘
らず、ＤＲＡＭ４に対するリフレッシュが完了すれば、
アクセス源からＤＲＡＭ４へのアクセス要求を許容すべ
く、リフレッシュタイミング発生回路１によって、アク
セス許可信号は速やかにアクセス許可状態におかれてい
るものである。
【０００８】
【発明の効果】以上、説明したように、請求項１による
場合は、メモリが１以上の同一構成の大容量ＤＲＡＭか
ら構成されている場合に、リフレッシュ電源の電源電圧
変動やノイズ発生を抑制しつつ、それらＤＲＡＭをリフ
レッシュされ得るものとなっている。
場合は、メモリが１以上の同一構成の大容量ＤＲＡＭか
ら構成されている場合に、リフレッシュ電源の電源電圧
変動やノイズ発生を抑制しつつ、それらＤＲＡＭをリフ
レッシュされ得るものとなっている。
【図１】図１は、本発明に係る大容量ＤＲＡＭとその周
辺回路を示す図
辺回路を示す図
【図２】図２は、そのＤＲＡＭに対するリフレッシュ制
御方法を説明するための図
御方法を説明するための図
１…リフレッシュタイミング発生回路、２…メモリコン
トロ−ラ、３…シフトレジスタ、４…ＤＲＡＭ、５〜７
…メモリ領域
トロ−ラ、３…シフトレジスタ、４…ＤＲＡＭ、５〜７
…メモリ領域
Claims (1)
- 【請求項１】 メモリを構成している、１以上の同一Ｄ
ＲＡＭ各々をリフレッシュする際でのＤＲＡＭリフレッ
シュ制御方法であって、ＤＲＡＭ各々は複数のメモリ領
域に分割された上、各ＤＲＡＭにおけるメモリ領域各々
が時分割にリフレッシュされるべく、ＤＲＡＭ各々に対
しては、所定時間づつずれた、相異なるタイミングのＲ
ＡＳ信号が共通に供給されるようにしたＤＲＡＭリフレ
ッシュ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166095A JPH1011963A (ja) | 1996-06-26 | 1996-06-26 | Ｄｒａｍリフレッシュ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8166095A JPH1011963A (ja) | 1996-06-26 | 1996-06-26 | Ｄｒａｍリフレッシュ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011963A true JPH1011963A (ja) | 1998-01-16 |
Family
ID=15824915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8166095A Pending JPH1011963A (ja) | 1996-06-26 | 1996-06-26 | Ｄｒａｍリフレッシュ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011963A (ja) |
-
1996
- 1996-06-26 JP JP8166095A patent/JPH1011963A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040210 |
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| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040310 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
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| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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