JP2783195B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2783195B2 JP2783195B2 JP7174026A JP17402695A JP2783195B2 JP 2783195 B2 JP2783195 B2 JP 2783195B2 JP 7174026 A JP7174026 A JP 7174026A JP 17402695 A JP17402695 A JP 17402695A JP 2783195 B2 JP2783195 B2 JP 2783195B2
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- microcomputer
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）コントローラを内蔵したマイクロコンピュータに
関する。
関し、特にＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）コントローラを内蔵したマイクロコンピュータに
関する。
【０００２】
【従来の技術】ＤＲＡＭは、記憶情報を維持するためリ
フレッシュ動作を繰返し実行する必要がある。リフレッ
シュの動作間隔は、ＤＲＡＭ製品毎に規定されており、
所定の動作間隔より長いとＤＲＡＭは記憶情報を失う。
フレッシュ動作を繰返し実行する必要がある。リフレッ
シュの動作間隔は、ＤＲＡＭ製品毎に規定されており、
所定の動作間隔より長いとＤＲＡＭは記憶情報を失う。
【０００３】ＣＢＲリフレッシュ（CAS−Before−RAS−
refresh）は、ＤＲＡＭ内部構造のワード単位で、かつ
ＤＲＡＭ内蔵のリフレッシュカウンタにより順次行われ
る。
refresh）は、ＤＲＡＭ内部構造のワード単位で、かつ
ＤＲＡＭ内蔵のリフレッシュカウンタにより順次行われ
る。
【０００４】ＣＢＲリフレッシュに関する端子として、
ＣＡＳ（column address strobe）とＲＡＳ（row addre
ss strobe）の２つの端子があり、ＣＡＳを有効レベル
（活性）にしてから次にＲＡＳを有効レベルにすること
によりリフレッシュを行う。
ＣＡＳ（column address strobe）とＲＡＳ（row addre
ss strobe）の２つの端子があり、ＣＡＳを有効レベル
（活性）にしてから次にＲＡＳを有効レベルにすること
によりリフレッシュを行う。
【０００５】通常、前記したリフレッシュ動作の後に、
ＣＡＳとＲＡＳの２端子を無効レベル（非活性）にする
動作を繰返し、１ワード毎にリフレッシュを行い最終的
に全てのワードを繰返しリフレッシュする。
ＣＡＳとＲＡＳの２端子を無効レベル（非活性）にする
動作を繰返し、１ワード毎にリフレッシュを行い最終的
に全てのワードを繰返しリフレッシュする。
【０００６】また、ＣＡＳ及びＲＡＳをＤＲＡＭ固有の
規定値以上の期間有効レベルに保つと、その期間中、自
動的にリフレッシュカウンタをインクリメントしリフレ
ッシュし続けるモードに入る。このリフレッシュモード
を「ＣＢＲセルフリフレッシュ」と呼び、１回毎にＣＢ
Ｒリフレッシュを繰返すより消費電力を低減することが
できる。すなわち、ＣＢＲセルフリフレッシュ機能を備
えたＤＲＡＭにおいては、内部クロックの制御でＤＲＡ
Ｍが内部アドレスによって自動的にリフレッシュを実行
する。
規定値以上の期間有効レベルに保つと、その期間中、自
動的にリフレッシュカウンタをインクリメントしリフレ
ッシュし続けるモードに入る。このリフレッシュモード
を「ＣＢＲセルフリフレッシュ」と呼び、１回毎にＣＢ
Ｒリフレッシュを繰返すより消費電力を低減することが
できる。すなわち、ＣＢＲセルフリフレッシュ機能を備
えたＤＲＡＭにおいては、内部クロックの制御でＤＲＡ
Ｍが内部アドレスによって自動的にリフレッシュを実行
する。
【０００７】このようにＤＲＡＭには、複数のリフレッ
シュ方法がある。
シュ方法がある。
【０００８】第１の方法は、リフレッシュ制御用端子Ｃ
ＡＳ及びＲＡＳを一回コントロールする毎に一回リフレ
ッシュを行う方法である。
ＡＳ及びＲＡＳを一回コントロールする毎に一回リフレ
ッシュを行う方法である。
【０００９】第２の方法は、前記第１の方法における一
回のコントロール期間を充分長くとり、その期間中自動
的に順次リフレッシュを行う方法である。
回のコントロール期間を充分長くとり、その期間中自動
的に順次リフレッシュを行う方法である。
【００１０】更に、前記第１の方法には、「分散ＣＢＲ
リフレッシュ」と「集中ＣＢＲリフレッシュ」がある。
ここで、分散ＣＢＲリフレッシュとは、ある一定周期
で、間隔をおいてでリフレッシュ・サイクルを実行する
ものであり、一方、集中ＣＢＲリフレッシュとは、リフ
レッシュ・サイクルを連続して実行するものである（例
えば文献、「ＤＲＡＭの使い方」、ＮＥＣ、資料番号IE
U-856A（第２版）、１９９４年１２月刊参照）。
リフレッシュ」と「集中ＣＢＲリフレッシュ」がある。
ここで、分散ＣＢＲリフレッシュとは、ある一定周期
で、間隔をおいてでリフレッシュ・サイクルを実行する
ものであり、一方、集中ＣＢＲリフレッシュとは、リフ
レッシュ・サイクルを連続して実行するものである（例
えば文献、「ＤＲＡＭの使い方」、ＮＥＣ、資料番号IE
U-856A（第２版）、１９９４年１２月刊参照）。
【００１１】また、ＤＲＡＭにおいて、第２のＣＢＲセ
ルフリフレッシュには、そのモードに入る条件があり、
通常時、集中ＣＢＲリフレッシュ方法を採用している場
合は、ＣＢＲセルフリフレッシュモード前後に一度ずつ
集中ＣＢＲセルフリフレッシュを行わなければならな
い。但し、分散ＣＢＲリフレッシュを採用している場合
にはその必要はない。
ルフリフレッシュには、そのモードに入る条件があり、
通常時、集中ＣＢＲリフレッシュ方法を採用している場
合は、ＣＢＲセルフリフレッシュモード前後に一度ずつ
集中ＣＢＲセルフリフレッシュを行わなければならな
い。但し、分散ＣＢＲリフレッシュを採用している場合
にはその必要はない。
【００１２】ところで、マイクロコンピュータの利用方
法として、消費電力低減などを目的として動作を止めス
タンバイ状態とし、外部の負荷の軽い装置でＤＲＡＭを
利用することが行なわれている。
法として、消費電力低減などを目的として動作を止めス
タンバイ状態とし、外部の負荷の軽い装置でＤＲＡＭを
利用することが行なわれている。
【００１３】しかしながら、マイクロコンピュータをス
タンバイ状態にすると、マイクロコンピュータに内蔵さ
れるＤＲＡＭコントローラも動作を停止するためＤＲＡ
Ｍのリフレッシュが行えなくなる。
タンバイ状態にすると、マイクロコンピュータに内蔵さ
れるＤＲＡＭコントローラも動作を停止するためＤＲＡ
Ｍのリフレッシュが行えなくなる。
【００１４】そこで、分散ＣＢＲリフレッシュを採用し
ている場合には、ＣＡＳ、ＲＡＳ端子を有効レベルに
し、ＤＲＡＭをＣＢＲセルフリフレッシュモードに設定
する。このようにすることにより、内蔵ＤＲＡＭコント
ローラはＤＲＡＭのリフレッシュ動作を制御する必要が
なくなる。
ている場合には、ＣＡＳ、ＲＡＳ端子を有効レベルに
し、ＤＲＡＭをＣＢＲセルフリフレッシュモードに設定
する。このようにすることにより、内蔵ＤＲＡＭコント
ローラはＤＲＡＭのリフレッシュ動作を制御する必要が
なくなる。
【００１５】次に、外部メモリアクセス装置からＤＲＡ
Ｍを利用するため、外部バスホールド要求をマイクロコ
ンピュータに対して行うと、マイクロコンピュータはＤ
ＲＡＭに接続している端子をハイインピーダンス状態と
し、外部メモリアクセス装置にＤＲＡＭの制御を譲る。
Ｍを利用するため、外部バスホールド要求をマイクロコ
ンピュータに対して行うと、マイクロコンピュータはＤ
ＲＡＭに接続している端子をハイインピーダンス状態と
し、外部メモリアクセス装置にＤＲＡＭの制御を譲る。
【００１６】外部メモリアクセス装置の処理が終わり、
ＤＲＡＭの制御をマイクロコンピュータに戻すと、従来
は、図５に示すように、ＣＡＳ及びＲＡＳ端子をハイイ
ンピーダンス状態から、外部バスホールド前と同様に有
効レベル（図５ではＬｏｗレベル）とし、ＤＲＡＭをＣ
ＢＲセルフリフレッシュモードにしていた。
ＤＲＡＭの制御をマイクロコンピュータに戻すと、従来
は、図５に示すように、ＣＡＳ及びＲＡＳ端子をハイイ
ンピーダンス状態から、外部バスホールド前と同様に有
効レベル（図５ではＬｏｗレベル）とし、ＤＲＡＭをＣ
ＢＲセルフリフレッシュモードにしていた。
【００１７】しかし、この従来の方法では、外部メモリ
アクセス装置がＤＲＡＭをＣＢＲセルフリフレッシュモ
ードにするための回路が外部に別途必要とされる。ある
いは、マイクロコンピュータをスタンバイ状態から解除
して、ＤＲＡＭをリフレッシュする必要があった。
アクセス装置がＤＲＡＭをＣＢＲセルフリフレッシュモ
ードにするための回路が外部に別途必要とされる。ある
いは、マイクロコンピュータをスタンバイ状態から解除
して、ＤＲＡＭをリフレッシュする必要があった。
【００１８】なお、例えば特開昭６２−１７２５９３号
公報には、ＤＲＡＭのリフレッシュ制御出力を有するマ
イクロコンピュータにおいて、該マイクロコンピュータ
が「ＨＡＬＴ」命令実行等により停止、あるいは外部バ
スをホールドした状態においてリフレッシュ制御出力の
信号レベルをロウレベルに設定する構成とし、外部バス
を他のコントローラ、Ｉ／Ｏ、メモリにあけ渡した状態
においてもリフレッシュ出力をロウレベル（有効レベ
ル）に保持してＤＲＡＭがセルフリフレッシュを行なえ
るようにしたマイクロコンピュータが記載されている。
しかしながら、前記公報に記載されたマイクロコンピュ
ータにおいて、外部バスホールド解除後にＤＲＡＭをＣ
ＢＲセルフリフレッシュモードとするように制御する場
合には、所定の外部回路が必要とされる。
公報には、ＤＲＡＭのリフレッシュ制御出力を有するマ
イクロコンピュータにおいて、該マイクロコンピュータ
が「ＨＡＬＴ」命令実行等により停止、あるいは外部バ
スをホールドした状態においてリフレッシュ制御出力の
信号レベルをロウレベルに設定する構成とし、外部バス
を他のコントローラ、Ｉ／Ｏ、メモリにあけ渡した状態
においてもリフレッシュ出力をロウレベル（有効レベ
ル）に保持してＤＲＡＭがセルフリフレッシュを行なえ
るようにしたマイクロコンピュータが記載されている。
しかしながら、前記公報に記載されたマイクロコンピュ
ータにおいて、外部バスホールド解除後にＤＲＡＭをＣ
ＢＲセルフリフレッシュモードとするように制御する場
合には、所定の外部回路が必要とされる。
【００１９】
【発明が解決しようとする課題】このように、従来のマ
イクロコンピュータにおいては、スタンバイモード時に
ＤＲＡＭをＣＢＲセルフリフレッシュモードに設定し、
外部バスホールド要求が入ると制御端子等をハイインピ
ーダンスにし、外部メモリアクセス装置に制御を譲る。
イクロコンピュータにおいては、スタンバイモード時に
ＤＲＡＭをＣＢＲセルフリフレッシュモードに設定し、
外部バスホールド要求が入ると制御端子等をハイインピ
ーダンスにし、外部メモリアクセス装置に制御を譲る。
【００２０】そして、外部メモリアクセス装置の処理を
終了すると、一般にＤＲＡＭに対してＣＡＳ及びＲＡＳ
を無効レベルでアクセスを終了する。
終了すると、一般にＤＲＡＭに対してＣＡＳ及びＲＡＳ
を無効レベルでアクセスを終了する。
【００２１】しかしながら、この状態でマイクロコンピ
ュータに制御を戻すと、ＣＡＳ及びＲＡＳ端子は、外部
バスホールド前と同じ有効レベルに同時に変化すること
になる（図５参照）。このため、ＤＲＡＭはＣＢＲセル
フリフレッシュに入れず、このため記憶情報が破壊され
てしまうという問題がある。
ュータに制御を戻すと、ＣＡＳ及びＲＡＳ端子は、外部
バスホールド前と同じ有効レベルに同時に変化すること
になる（図５参照）。このため、ＤＲＡＭはＣＢＲセル
フリフレッシュに入れず、このため記憶情報が破壊され
てしまうという問題がある。
【００２２】更に、集中ＣＢＲリフレッシュ方法を採用
している場合には、次の動作が必要になる。
している場合には、次の動作が必要になる。
【００２３】すなわち、外部メモリアクセス装置の作業
終了後に必要な動作として、先ずマイクロコンピュータ
のスタンバイ状態を解除し、次にマイクロコンピュータ
において所定のソフトウェア・サブルーチン処理を実行
することにより、ＤＲＡＭコントローラに対して集中Ｃ
ＢＲリフレッシュを行うような指令（命令）を出力する
ことが必要とされる。
終了後に必要な動作として、先ずマイクロコンピュータ
のスタンバイ状態を解除し、次にマイクロコンピュータ
において所定のソフトウェア・サブルーチン処理を実行
することにより、ＤＲＡＭコントローラに対して集中Ｃ
ＢＲリフレッシュを行うような指令（命令）を出力する
ことが必要とされる。
【００２４】しかし、この動作は、外部メモリアクセス
装置のアクセス毎にマイクロコンピュータのスタンバイ
解除、それに伴う消費電力、所要時間、ソフトウェア容
量の増加等の不利益を余儀なくされていた。
装置のアクセス毎にマイクロコンピュータのスタンバイ
解除、それに伴う消費電力、所要時間、ソフトウェア容
量の増加等の不利益を余儀なくされていた。
【００２５】従って、本発明は上記問題点を解消し、ス
タンバイモード時、外部バスホールドを実行してもＤＲ
ＡＭのＣＢＲセルフリフレッシュを有効に利用するよう
に構成したマイクロコンピュータを提供することを目的
とする。そして、本発明は、ソフトウェア制御に依らず
に一連のリフレッシュ制御を行なうことによりマイクロ
コンピュータのスタンバイ状態を解除することを不要と
して低消費電力化を達成し、且つメモリ容量を削減する
ことができるマイクロコンピュータを提供することを目
的とする。
タンバイモード時、外部バスホールドを実行してもＤＲ
ＡＭのＣＢＲセルフリフレッシュを有効に利用するよう
に構成したマイクロコンピュータを提供することを目的
とする。そして、本発明は、ソフトウェア制御に依らず
に一連のリフレッシュ制御を行なうことによりマイクロ
コンピュータのスタンバイ状態を解除することを不要と
して低消費電力化を達成し、且つメモリ容量を削減する
ことができるマイクロコンピュータを提供することを目
的とする。
【００２６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、マイクロコンピュータがＤＲＡＭを制御
するＤＲＡＭコントローラを備え、前記マイクロコンピ
ュータは前記ＤＲＡＭに対して分散ＣＢＲリフレッシュ
を行ない、前記ＤＲＡＭコントローラが、前記マイクロ
コンピュータのスタンバイ状態時、前記ＤＲＡＭの制御
端子であるＣＡＳ及びＲＡＳを制御し、前記ＤＲＡＭを
ＣＢＲセルフリフレッシュモードにする手段と、前記ス
タンバイ状態時に、前記マイクロコンピュータに対して
外部バスホールド要求があると前記ＤＲＡＭ制御端子を
ハイインピーダンス状態にする手段と、を有し、前記外
部バスホールドが解除された時点で、前記ＣＡＳ及びＲ
ＡＳを無効レベルとし、前記ＤＲＡＭを前記ＣＢＲセル
フリフレッシュモードから解除した後、再び前記ＤＲＡ
Ｍを前記ＣＢＲセルフリフレッシュモードにする手段
と、を含むことを特徴とするマイクロコンピュータを提
供する。
め、本発明は、マイクロコンピュータがＤＲＡＭを制御
するＤＲＡＭコントローラを備え、前記マイクロコンピ
ュータは前記ＤＲＡＭに対して分散ＣＢＲリフレッシュ
を行ない、前記ＤＲＡＭコントローラが、前記マイクロ
コンピュータのスタンバイ状態時、前記ＤＲＡＭの制御
端子であるＣＡＳ及びＲＡＳを制御し、前記ＤＲＡＭを
ＣＢＲセルフリフレッシュモードにする手段と、前記ス
タンバイ状態時に、前記マイクロコンピュータに対して
外部バスホールド要求があると前記ＤＲＡＭ制御端子を
ハイインピーダンス状態にする手段と、を有し、前記外
部バスホールドが解除された時点で、前記ＣＡＳ及びＲ
ＡＳを無効レベルとし、前記ＤＲＡＭを前記ＣＢＲセル
フリフレッシュモードから解除した後、再び前記ＤＲＡ
Ｍを前記ＣＢＲセルフリフレッシュモードにする手段
と、を含むことを特徴とするマイクロコンピュータを提
供する。
【００２７】また、本発明は、マイクロコンピュータが
ＤＲＡＭを制御するＤＲＡＭコントローラを備え、前記
マイクロコンピュータは前記ＤＲＡＭに対して集中ＣＢ
Ｒリフレッシュを行ない、前記ＤＲＡＭコントローラ
が、前記マイクロコンピュータのスタンバイ状態時、前
記ＤＲＡＭの制御端子であるＣＡＳ及びＲＡＳを制御
し、前記ＤＲＡＭをＣＢＲセルフリフレッシュモードに
する手段と、前記スタンバイ状態時に、前記マイクロコ
ンピュータに対して外部バスホールド要求があると、前
記ＤＲＡＭ制御端子をハイインピーダンス状態にする手
段と、を有し、前記外部バスホールドが解除された時点
で、前記ＣＡＳ及びＲＡＳを無効レベルとし、前記ＤＲ
ＡＭをＣＢＲセルフリフレッシュモードから解除し、集
中ＣＢＲリフレッシュモードを実行後、再び、ＤＲＡＭ
を前記ＣＢＲセルフリフレッシュモードにする手段と、
を有することを特徴とするマイクロコンピュータを提供
する。
ＤＲＡＭを制御するＤＲＡＭコントローラを備え、前記
マイクロコンピュータは前記ＤＲＡＭに対して集中ＣＢ
Ｒリフレッシュを行ない、前記ＤＲＡＭコントローラ
が、前記マイクロコンピュータのスタンバイ状態時、前
記ＤＲＡＭの制御端子であるＣＡＳ及びＲＡＳを制御
し、前記ＤＲＡＭをＣＢＲセルフリフレッシュモードに
する手段と、前記スタンバイ状態時に、前記マイクロコ
ンピュータに対して外部バスホールド要求があると、前
記ＤＲＡＭ制御端子をハイインピーダンス状態にする手
段と、を有し、前記外部バスホールドが解除された時点
で、前記ＣＡＳ及びＲＡＳを無効レベルとし、前記ＤＲ
ＡＭをＣＢＲセルフリフレッシュモードから解除し、集
中ＣＢＲリフレッシュモードを実行後、再び、ＤＲＡＭ
を前記ＣＢＲセルフリフレッシュモードにする手段と、
を有することを特徴とするマイクロコンピュータを提供
する。
【００２８】
【作用】本発明によれば、マイクロコンピュータがスタ
ンバイ状態にあって、ＤＲＡＭをＣＢＲセルフリフレッ
シュモードとした場合に、外部バスホールドされても、
その外部バスホールド解除時に、自動的にＣＢＲセルフ
リフレッシュモードの使用制限を回避するように構成し
たことにより、ＤＲＡＭの記憶情報を保護することがで
きる。
ンバイ状態にあって、ＤＲＡＭをＣＢＲセルフリフレッ
シュモードとした場合に、外部バスホールドされても、
その外部バスホールド解除時に、自動的にＣＢＲセルフ
リフレッシュモードの使用制限を回避するように構成し
たことにより、ＤＲＡＭの記憶情報を保護することがで
きる。
【００２９】また、本発明によれば、これらの動作に、
ソフトウェアが介在しないため、マイクロコンピュータ
のスタンバイ状態を解除することが不要とされ、消費電
力を削減できるという利点を有する。さらに、本発明に
よれば、ソフトウェア格納用のメモリ容量を低減でき
る。
ソフトウェアが介在しないため、マイクロコンピュータ
のスタンバイ状態を解除することが不要とされ、消費電
力を削減できるという利点を有する。さらに、本発明に
よれば、ソフトウェア格納用のメモリ容量を低減でき
る。
【００３０】そして、本発明によれば、外部にＣＢＲセ
ルフリフレッシュにするための回路を必要としないこと
から、マイクロコンピュータの付加装置を削減し、装置
全体の小型化、低コスト化を達成する
ルフリフレッシュにするための回路を必要としないこと
から、マイクロコンピュータの付加装置を削減し、装置
全体の小型化、低コスト化を達成する
【００３１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３２】
【実施例１】図１は、本発明の一実施例の構成を示す図
である。本実施例では、分散ＣＢＲリフレッシュを採用
したマイクロコンピュータについて説明する。
である。本実施例では、分散ＣＢＲリフレッシュを採用
したマイクロコンピュータについて説明する。
【００３３】図１において、２０１はマイクロコンピュ
ータ、２０２はＣＢＲセルフリフレッシュスタンバイコ
ントローラ、１０２はマイクロコンピュータのＣＰＵ、
２０３はＤＲＡＭコントローラ、１０４は分散ＣＢＲセ
ルフリフレッシュコントローラ、１０５はＣＢＲセルフ
リフレッシュコントローラ、１０６は分散ＣＢＲセルフ
リフレッシュコントローラ１０４とＣＢＲセルフリフレ
ッシュコントローラ１０５の出力を選択しＣＡＳ、ＲＡ
Ｓ信号として出力するほか、更に制御信号に応じてハイ
インピーダンスとするセレクタ、１０７はＤＲＡＭ、１
０８はＣＡＳ信号、１０９はＲＡＳ信号、１１０はマイ
クロコンピュータ２０１に対する外部バスホールド要
求、１１１はアドレスバス、１１２はデータバスをそれ
ぞれ示している。
ータ、２０２はＣＢＲセルフリフレッシュスタンバイコ
ントローラ、１０２はマイクロコンピュータのＣＰＵ、
２０３はＤＲＡＭコントローラ、１０４は分散ＣＢＲセ
ルフリフレッシュコントローラ、１０５はＣＢＲセルフ
リフレッシュコントローラ、１０６は分散ＣＢＲセルフ
リフレッシュコントローラ１０４とＣＢＲセルフリフレ
ッシュコントローラ１０５の出力を選択しＣＡＳ、ＲＡ
Ｓ信号として出力するほか、更に制御信号に応じてハイ
インピーダンスとするセレクタ、１０７はＤＲＡＭ、１
０８はＣＡＳ信号、１０９はＲＡＳ信号、１１０はマイ
クロコンピュータ２０１に対する外部バスホールド要
求、１１１はアドレスバス、１１２はデータバスをそれ
ぞれ示している。
【００３４】図１を参照して、分散ＣＢＲリフレッシュ
を採用したマイクロコンピュータ２０１においては、内
蔵するＤＲＡＭコントローラ２０３が具備するＣＢＲリ
フレッシュコントローラ１０４により分散ＣＢＲリフレ
ッシュパルスを出力している。
を採用したマイクロコンピュータ２０１においては、内
蔵するＤＲＡＭコントローラ２０３が具備するＣＢＲリ
フレッシュコントローラ１０４により分散ＣＢＲリフレ
ッシュパルスを出力している。
【００３５】ＣＰＵ１０２が所定のスタンバイ命令を実
行すると、セレクタ１０６を切換え、図３のタイミング
図に示すように、ＣＢＲセルフリフレッシュコントロー
ラ１０５がＣＡＳ１０８及びＲＡＳ１０９を制御し、Ｄ
ＲＡＭ１０７をＣＢＲセルフリフレッシュモードに設定
すると同時に、マイクロコンピュータ２０１は、スタン
バイ状態になる。
行すると、セレクタ１０６を切換え、図３のタイミング
図に示すように、ＣＢＲセルフリフレッシュコントロー
ラ１０５がＣＡＳ１０８及びＲＡＳ１０９を制御し、Ｄ
ＲＡＭ１０７をＣＢＲセルフリフレッシュモードに設定
すると同時に、マイクロコンピュータ２０１は、スタン
バイ状態になる。
【００３６】マイクロコンピュータ２０１がスタンバイ
状態時に外部バスホールド要求１１０が入力されると、
セレクタ１０６は、ＣＡＳ１０８及びＲＡＳ１０９をハ
イインピーダンスとし、ＤＲＡＭ１０７の制御を不図示
の外部メモリアクセス装置に譲る。
状態時に外部バスホールド要求１１０が入力されると、
セレクタ１０６は、ＣＡＳ１０８及びＲＡＳ１０９をハ
イインピーダンスとし、ＤＲＡＭ１０７の制御を不図示
の外部メモリアクセス装置に譲る。
【００３７】そして外部バスホールドが終了すると、Ｄ
ＲＡＭ１０７の制御権がマイクロコンピュータ２０１に
戻り、セレクタ１０６は、ＣＢＲセルフリフレッシュコ
ントローラ１０５の出力を選択する。
ＲＡＭ１０７の制御権がマイクロコンピュータ２０１に
戻り、セレクタ１０６は、ＣＢＲセルフリフレッシュコ
ントローラ１０５の出力を選択する。
【００３８】すると、ＣＢＲスタンバイモードリフレッ
シュコントローラ２０２は、図３のタイミング図に示す
ように、ＣＡＳ１０８及びＲＡＳ１０９を制御し、ＤＲ
ＡＭ１０７のＣＢＲセルフリフレッシュモードを解除し
た後、再びＣＢＲセルフリフレッシュモードにする。
シュコントローラ２０２は、図３のタイミング図に示す
ように、ＣＡＳ１０８及びＲＡＳ１０９を制御し、ＤＲ
ＡＭ１０７のＣＢＲセルフリフレッシュモードを解除し
た後、再びＣＢＲセルフリフレッシュモードにする。
【００３９】マイクロコンピュータ２０１がスタンバイ
モードを解除すると、セレクタ１０６は分散ＣＢＲセル
フリフレッシュコントローラ１０４を選択し、通常の分
散リフレッシュパルスを出力する。
モードを解除すると、セレクタ１０６は分散ＣＢＲセル
フリフレッシュコントローラ１０４を選択し、通常の分
散リフレッシュパルスを出力する。
【００４０】以上の動作により、通常時には分散ＣＢＲ
リフレッシュを採用しているマイクロコンピュータが、
スタンバイモード時の外部バスホールドにおいて、ＤＲ
ＡＭ１０７の記憶情報をハードウェア的に保護してい
る。
リフレッシュを採用しているマイクロコンピュータが、
スタンバイモード時の外部バスホールドにおいて、ＤＲ
ＡＭ１０７の記憶情報をハードウェア的に保護してい
る。
【００４１】
【実施例２】本発明の第２の実施例を以下に説明する。
本実施例では、集中型ＣＢＲリフレッシュを採用したマ
イクロコンピュータの構成例を挙げる。
本実施例では、集中型ＣＢＲリフレッシュを採用したマ
イクロコンピュータの構成例を挙げる。
【００４２】図２において、３０１はマイクロコンピュ
ータ、３０２はＣＢＲセルフリフレッシュスタンバイコ
ントローラ、３０３はＤＲＡＭコントローラ、３０４は
集中ＣＢＲリフレッシュを実行させるためのコントロー
ル信号である。なお、図２において、図１と同一の構成
要素には同一の参照符号が付されている。
ータ、３０２はＣＢＲセルフリフレッシュスタンバイコ
ントローラ、３０３はＤＲＡＭコントローラ、３０４は
集中ＣＢＲリフレッシュを実行させるためのコントロー
ル信号である。なお、図２において、図１と同一の構成
要素には同一の参照符号が付されている。
【００４３】図２を参照して、ＣＢＲリフレッシュを採
用しているマイクロコンピュータ３０１は、内蔵するＤ
ＲＡＭコントローラ３０３に設けられた分散ＣＢＲリフ
レッシュコントローラ１０４により集中ＣＢＲリフレッ
シュパルスを出力している。
用しているマイクロコンピュータ３０１は、内蔵するＤ
ＲＡＭコントローラ３０３に設けられた分散ＣＢＲリフ
レッシュコントローラ１０４により集中ＣＢＲリフレッ
シュパルスを出力している。
【００４４】ＣＰＵ１０２においてスタンバイ命令を実
行するとＣＢＲセルフリフレッシュスタンバイコントロ
ーラ３０２は、分散集中ＣＢＲリフレッシュコントロー
ラ１０４に対して集中ＣＢＲリフレッシュを実行するよ
うに指令（コントロール信号）３０４を出す。
行するとＣＢＲセルフリフレッシュスタンバイコントロ
ーラ３０２は、分散集中ＣＢＲリフレッシュコントロー
ラ１０４に対して集中ＣＢＲリフレッシュを実行するよ
うに指令（コントロール信号）３０４を出す。
【００４５】集中ＣＢＲリフレッシュコントロール信号
３０４を受けた分散ＣＢＲリフレッシュコントローラ１
０４が集中ＣＢＲリフレッシュを終了するとセレクタ１
０６を切換え、図４のタイミング図に示すように、ＣＢ
Ｒセルフリフレッシュコントローラ１０５がＣＡＳ１０
８及びＲＡＳ１０９を制御し、ＤＲＡＭ１０７をＣＢＲ
セルフリフレッシュモードに設定すると同時にマイクロ
コンピュータ３０１はスタンバイ状態になる。
３０４を受けた分散ＣＢＲリフレッシュコントローラ１
０４が集中ＣＢＲリフレッシュを終了するとセレクタ１
０６を切換え、図４のタイミング図に示すように、ＣＢ
Ｒセルフリフレッシュコントローラ１０５がＣＡＳ１０
８及びＲＡＳ１０９を制御し、ＤＲＡＭ１０７をＣＢＲ
セルフリフレッシュモードに設定すると同時にマイクロ
コンピュータ３０１はスタンバイ状態になる。
【００４６】マイクロコンピュータ３０１がスタンバイ
状態時において、外部バスホールド要求１１０が入力さ
れるとセレクタ１０６は、ＣＡＳ及びＲＡＳをハイイン
ピーダンスにし、ＤＲＡＭ１０７の制御を外部メモリア
クセス装置に譲る。
状態時において、外部バスホールド要求１１０が入力さ
れるとセレクタ１０６は、ＣＡＳ及びＲＡＳをハイイン
ピーダンスにし、ＤＲＡＭ１０７の制御を外部メモリア
クセス装置に譲る。
【００４７】外部バスホールドが終了とするとＤＲＡＭ
１０７の制御権がマイクロコンピュータ３０１に戻り、
セレクタ１０６はＣＢＲセルフリフレッシュスタンバイ
コントローラ３０２の出力を選択し、ＣＢＲセルフリフ
レッシュスタンバイコントローラ３０２はＤＲＡＭ１０
７のＣＢＲセルフリフレッシュモードを解除する。
１０７の制御権がマイクロコンピュータ３０１に戻り、
セレクタ１０６はＣＢＲセルフリフレッシュスタンバイ
コントローラ３０２の出力を選択し、ＣＢＲセルフリフ
レッシュスタンバイコントローラ３０２はＤＲＡＭ１０
７のＣＢＲセルフリフレッシュモードを解除する。
【００４８】続いて、ＣＢＲセルフリフレッシュスタン
バイコントローラ３０２は、セレクタ１０６に対して分
散ＣＢＲリフレッシュコントローラ１０４を選択するよ
う指令を出し、ＤＲＡＭコントローラ３０３は集中ＣＢ
Ｒリフレッシュを実行する。集中ＣＢＲリフレッシュが
終了するとセレクタ１０６はＣＢＲセルフリフレッシュ
コントローラ１０５の出力を選択し、再びＤＲＡＭ１０
７をＣＢＲセルフリフレッシュモードにする。
バイコントローラ３０２は、セレクタ１０６に対して分
散ＣＢＲリフレッシュコントローラ１０４を選択するよ
う指令を出し、ＤＲＡＭコントローラ３０３は集中ＣＢ
Ｒリフレッシュを実行する。集中ＣＢＲリフレッシュが
終了するとセレクタ１０６はＣＢＲセルフリフレッシュ
コントローラ１０５の出力を選択し、再びＤＲＡＭ１０
７をＣＢＲセルフリフレッシュモードにする。
【００４９】また、マイクロコンピュータ３０１がスタ
ンバイモードを解除すると、ＣＢＲセルフリフレッシュ
スタンバイコントローラ３０２は、セレクタ１０６に分
散ＣＢＲリフレッシュコントローラ１０４を選択させ、
分散ＣＢＲリフレッシュコントローラ１０４はＤＲＡＭ
１０７に対して集中ＣＢＲリフレッシュを実行する。
ンバイモードを解除すると、ＣＢＲセルフリフレッシュ
スタンバイコントローラ３０２は、セレクタ１０６に分
散ＣＢＲリフレッシュコントローラ１０４を選択させ、
分散ＣＢＲリフレッシュコントローラ１０４はＤＲＡＭ
１０７に対して集中ＣＢＲリフレッシュを実行する。
【００５０】以上の動作により、通常時に集中ＣＢＲリ
フレッシュを採用しているマイクロコンピュータがスタ
ンバイモード時の外部バスホールドにおいて、ＤＲＡＭ
１０７の記憶情報をハードウェア的に保護している。
フレッシュを採用しているマイクロコンピュータがスタ
ンバイモード時の外部バスホールドにおいて、ＤＲＡＭ
１０７の記憶情報をハードウェア的に保護している。
【００５１】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
マイクロコンピュータがスタンバイ状態にあって、ＤＲ
ＡＭをＣＢＲセルフリフレッシュモードとした場合に、
外部バスホールドされても、その外部バスホールド解除
時に、自動的にＣＢＲセルフリフレッシュモードの使用
制限を回避するように構成したことにより、ＤＲＡＭの
記憶情報を保護できる。
マイクロコンピュータがスタンバイ状態にあって、ＤＲ
ＡＭをＣＢＲセルフリフレッシュモードとした場合に、
外部バスホールドされても、その外部バスホールド解除
時に、自動的にＣＢＲセルフリフレッシュモードの使用
制限を回避するように構成したことにより、ＤＲＡＭの
記憶情報を保護できる。
【００５３】また、本発明によれば、これらの動作に、
ソフトウェアが介在しないため、マイクロコンピュータ
のスタンバイ状態を解除することが不要とされ、消費電
力を削減できるという利点を有する。さらに、本発明に
よれば、ソフトウェア格納用のメモリ容量を低減できる
という効果を有する。
ソフトウェアが介在しないため、マイクロコンピュータ
のスタンバイ状態を解除することが不要とされ、消費電
力を削減できるという利点を有する。さらに、本発明に
よれば、ソフトウェア格納用のメモリ容量を低減できる
という効果を有する。
【００５４】そして、本発明によれば、外部にＣＢＲセ
ルフリフレッシュにするための回路を必要としないこと
から、マイクロコンピュータの付加装置を削減し、装置
全体の小型化、低コスト化を達成するという効果を有す
る。
ルフリフレッシュにするための回路を必要としないこと
から、マイクロコンピュータの付加装置を削減し、装置
全体の小型化、低コスト化を達成するという効果を有す
る。
【図１】本発明の一実施例の構成を説明する図である
（分散ＣＢＲリフレッシュを採用時の構成例）。
（分散ＣＢＲリフレッシュを採用時の構成例）。
【図２】本発明の第２の実施例の構成を説明する図であ
る（集中ＣＢＲリフレッシュを採用時の構成例）。
る（集中ＣＢＲリフレッシュを採用時の構成例）。
【図３】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
１０２ ＣＰＵ １０４ 分散ＣＢＲセルフリフレッシュコントローラ １０５ ＣＢＲセルフリフレッシュコントローラ １０６ セレクタ １０７ ＤＲＡＭ １０８ ＣＡＳ １０９ ＲＡＳ １１０ 外部バスホールド要求 １１１ アドレスバス １１２ データバス ２０１ マイクロコンピュータ ２０２ ＣＢＲセルフリフレッシュスタンバイコントロ
ーラ ２０３ ＤＲＡＭコントローラ ３０１ マイクロコンピュータ ３０２ ＣＢＲセルフリフレッシュスタンバイコントロ
ーラ ３０３ ＤＲＡＭコントローラ ３０４ 集中ＣＢＲリフレッシュコントロール信号
ーラ ２０３ ＤＲＡＭコントローラ ３０１ マイクロコンピュータ ３０２ ＣＢＲセルフリフレッシュスタンバイコントロ
ーラ ３０３ ＤＲＡＭコントローラ ３０４ 集中ＣＢＲリフレッシュコントロール信号
Claims (2)
- 【請求項１】マイクロコンピュータがＤＲＡＭを制御す
るＤＲＡＭコントローラを備え、 前記マイクロコンピュータは前記ＤＲＡＭに対して分散
ＣＢＲリフレッシュを行ない、 前記ＤＲＡＭコントローラが、 前記マイクロコンピュータのスタンバイ状態時、前記Ｄ
ＲＡＭの制御端子であるＣＡＳ及びＲＡＳを制御し、前
記ＤＲＡＭをＣＢＲセルフリフレッシュモードにする手
段と、 前記スタンバイ状態時に、前記マイクロコンピュータに
対して外部バスホールド要求があると前記ＤＲＡＭ制御
端子をハイインピーダンス状態にする手段と、を有し、 前記外部バスホールドが解除された時点で、前記ＣＡＳ
及びＲＡＳを無効レベルとし、前記ＤＲＡＭを前記ＣＢ
Ｒセルフリフレッシュモードから解除した後、再び前記
ＤＲＡＭを前記ＣＢＲセルフリフレッシュモードにする
手段と、 を含むことを特徴とするマイクロコンピュータ。 - 【請求項２】マイクロコンピュータがＤＲＡＭを制御す
るＤＲＡＭコントローラを備え、 前記マイクロコンピュータは前記ＤＲＡＭに対して集中
ＣＢＲリフレッシュを行ない、 前記ＤＲＡＭコントローラが、 前記マイクロコンピュータのスタンバイ状態時、前記Ｄ
ＲＡＭの制御端子であるＣＡＳ及びＲＡＳを制御し、前
記ＤＲＡＭをＣＢＲセルフリフレッシュモードにする手
段と、 前記スタンバイ状態時に、前記マイクロコンピュータに
対して外部バスホールド要求があると、前記ＤＲＡＭ制
御端子をハイインピーダンス状態にする手段と、を有
し、 前記外部バスホールドが解除された時点で、前記ＣＡＳ
及びＲＡＳを無効レベルとし、前記ＤＲＡＭを前記ＣＢ
Ｒセルフリフレッシュモードから解除し、集中ＣＢＲリ
フレッシュモードを実行後、再び、前記ＤＲＡＭを前記
ＣＢＲセルフリフレッシュモードにする手段と、 を有することを特徴とするマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174026A JP2783195B2 (ja) | 1995-06-16 | 1995-06-16 | マイクロコンピュータ |
| US08/665,730 US5835937A (en) | 1995-06-16 | 1996-06-17 | Microcomputer with an improved DRAM-controller responsible for a CBR self-refresh operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174026A JP2783195B2 (ja) | 1995-06-16 | 1995-06-16 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097368A JPH097368A (ja) | 1997-01-10 |
| JP2783195B2 true JP2783195B2 (ja) | 1998-08-06 |
Family
ID=15971343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174026A Expired - Lifetime JP2783195B2 (ja) | 1995-06-16 | 1995-06-16 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5835937A (ja) |
| JP (1) | JP2783195B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058451A (en) * | 1997-12-22 | 2000-05-02 | Emc Corporation | Method and apparatus for refreshing a non-clocked memory |
| JP2000021162A (ja) * | 1998-07-03 | 2000-01-21 | Mitsubishi Electric Corp | 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ |
| US6195303B1 (en) | 1999-10-25 | 2001-02-27 | Winbond Electronics Corporation | Clock-based transparent refresh mechanisms for DRAMS |
| US7617356B2 (en) * | 2002-12-31 | 2009-11-10 | Intel Corporation | Refresh port for a dynamic memory |
| US7099234B2 (en) * | 2004-06-28 | 2006-08-29 | United Memories, Inc. | Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182857A (ja) * | 1993-12-24 | 1995-07-21 | Toshiba Corp | マイコンシステム |
-
1995
- 1995-06-16 JP JP7174026A patent/JP2783195B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-17 US US08/665,730 patent/US5835937A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH097368A (ja) | 1997-01-10 |
| US5835937A (en) | 1998-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980421 |