JPH04362594A - メモリバックアップ制御装置 - Google Patents
メモリバックアップ制御装置Info
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- JPH04362594A JPH04362594A JP3160993A JP16099391A JPH04362594A JP H04362594 A JPH04362594 A JP H04362594A JP 3160993 A JP3160993 A JP 3160993A JP 16099391 A JP16099391 A JP 16099391A JP H04362594 A JPH04362594 A JP H04362594A
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Links
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000008707 rearrangement Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 1
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、バックアップ期間中に
おけるＤＲＡＭのリフレッシュを制御するメモリバック
アップ制御装置に関する。
おけるＤＲＡＭのリフレッシュを制御するメモリバック
アップ制御装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（タ゛イナミック・ランタ゛ム
アクセスメモリ）は、コンデンサに電荷を蓄えることに
よって情報を記憶するため、漏れ電流によって情報が消
えてしまわないうちにリフレッシュして記憶情報を書き
直す必要がある。リフレッシュの周期はメモリ・セルの
電流漏れ特性やロウ・アドレスの個数等によって決まり
、この周期内に各メモリ・セルについて少なくとも１回
のリフレッシュが行わればよい。ＤＲＡＭにおいては、
１本のロウ・アドレス・ラインをアクティブにすると、
カラム・アドレスには関係なく、そのロウ・アドレス・
ライン上のすべてのメモリ・セルが一度にリフレッシュ
されるようになっている。
アクセスメモリ）は、コンデンサに電荷を蓄えることに
よって情報を記憶するため、漏れ電流によって情報が消
えてしまわないうちにリフレッシュして記憶情報を書き
直す必要がある。リフレッシュの周期はメモリ・セルの
電流漏れ特性やロウ・アドレスの個数等によって決まり
、この周期内に各メモリ・セルについて少なくとも１回
のリフレッシュが行わればよい。ＤＲＡＭにおいては、
１本のロウ・アドレス・ラインをアクティブにすると、
カラム・アドレスには関係なく、そのロウ・アドレス・
ライン上のすべてのメモリ・セルが一度にリフレッシュ
されるようになっている。
【０００３】従来のメモリ制御装置は、当該ＤＲＡＭが
動作中であろうとバックアップ状態であろうと、当該Ｄ
ＲＡＭ内の全部のメモリ・セルについてリフレッシュを
行っていた。したがって、たとえば１ＭビットＤＲＡＭ
の場合は、バックアップモード期間中でも、８ｍｓｅｃ
のリフレッシュ周期内に５１２個のロウ・アドレス全部
につきリフレッシュを行っていた。
動作中であろうとバックアップ状態であろうと、当該Ｄ
ＲＡＭ内の全部のメモリ・セルについてリフレッシュを
行っていた。したがって、たとえば１ＭビットＤＲＡＭ
の場合は、バックアップモード期間中でも、８ｍｓｅｃ
のリフレッシュ周期内に５１２個のロウ・アドレス全部
につきリフレッシュを行っていた。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
メモリ制御装置によれば、バックアップモード期間中で
もＤＲＡＭ内の全部のメモリ・セルについてリフレッシ
ュを行うため、消費電力が多く、携帯型のパソコンやワ
ープロ等においてバッテリ寿命を短くしていた。
メモリ制御装置によれば、バックアップモード期間中で
もＤＲＡＭ内の全部のメモリ・セルについてリフレッシ
ュを行うため、消費電力が多く、携帯型のパソコンやワ
ープロ等においてバッテリ寿命を短くしていた。
【０００５】本発明は、かかる問題点に鑑みてなされた
もので、バックアップモード期間中におけるＤＲＡＭの
リフレッシュを効率的に行ってメモリ消費電力の節減を
はかるメモリバックアップ制御装置を提供することを目
的する。
もので、バックアップモード期間中におけるＤＲＡＭの
リフレッシュを効率的に行ってメモリ消費電力の節減を
はかるメモリバックアップ制御装置を提供することを目
的する。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のメモリバックアップ制御装置は、バックア
ップの必要なデータをＤＲＡＭに蓄積するシステムにお
いて、バックアップモードの開始直後に前記バックアッ
プの必要なデータを前記ＤＲＡＭの一部の領域に詰める
手段と、バックアップモード期間中、前記ＤＲＡＭの前
記一部の領域のみをリフレッシュする手段とを具備する
手段とした。
め、本発明のメモリバックアップ制御装置は、バックア
ップの必要なデータをＤＲＡＭに蓄積するシステムにお
いて、バックアップモードの開始直後に前記バックアッ
プの必要なデータを前記ＤＲＡＭの一部の領域に詰める
手段と、バックアップモード期間中、前記ＤＲＡＭの前
記一部の領域のみをリフレッシュする手段とを具備する
手段とした。
【０００７】
【作用】システムがバックアップモードに切り換わると
、システム内でバックアップされるべきデータが各部か
らＤＲＡＭへ退避させられる。ＤＲＡＭのどの領域に退
避（格納）すべきかはシステムのＣＰＵの管理下にある
。本発明では、そのようにＤＲＡＭの所定領域に分散的
に取り込んだデータを一部の領域に詰めて（集めて）、
その領域外を空き領域とする。そして、その一部の領域
についてのみ定期的にリフレッシュを行い、他の領域に
ついてはリフレッシュを全然行わない。これにより、必
要最小限の消費電力でバックアップ期間中の記憶データ
を保持することができる。
、システム内でバックアップされるべきデータが各部か
らＤＲＡＭへ退避させられる。ＤＲＡＭのどの領域に退
避（格納）すべきかはシステムのＣＰＵの管理下にある
。本発明では、そのようにＤＲＡＭの所定領域に分散的
に取り込んだデータを一部の領域に詰めて（集めて）、
その領域外を空き領域とする。そして、その一部の領域
についてのみ定期的にリフレッシュを行い、他の領域に
ついてはリフレッシュを全然行わない。これにより、必
要最小限の消費電力でバックアップ期間中の記憶データ
を保持することができる。
【０００８】
【実施例】以下、添付図を参照して本発明の実施例を説
明する。図１は本発明の一実施例によるメモリバックア
ップ制御装置の構成を示すブロック図、図２は実施例で
使用する各種リフレッシュ方式のタイミングを示す図、
図３は実施例によるＤＲＡＭ内データの再配置を示す図
、図４はＤＲＡＭ内データの再配置の変形例を示す図、
および図５は実施例のメモリバックアップ制御装置を使
用したシステムの一例の要部の構成を示すブロック図で
ある。
明する。図１は本発明の一実施例によるメモリバックア
ップ制御装置の構成を示すブロック図、図２は実施例で
使用する各種リフレッシュ方式のタイミングを示す図、
図３は実施例によるＤＲＡＭ内データの再配置を示す図
、図４はＤＲＡＭ内データの再配置の変形例を示す図、
および図５は実施例のメモリバックアップ制御装置を使
用したシステムの一例の要部の構成を示すブロック図で
ある。
【０００９】先ず、図５において、このシステムのＣＰ
Ｕ１０は、１ＭビットのＤＲＡＭ１２に接続されるとと
もに、ゲート・アレイ（Ｇ／Ａ）のインタフェース１４
を介してフロッピ・ディスク・コントローラ（ＦＤＣ）
１６およびビデオ・ディスプレイ・コントローラ（ＶＤ
Ｃ）１８等の外部周辺装置に接続され、また本実施例に
よるリフレッシュ制御回路２０にも接続されている。
Ｕ１０は、１ＭビットのＤＲＡＭ１２に接続されるとと
もに、ゲート・アレイ（Ｇ／Ａ）のインタフェース１４
を介してフロッピ・ディスク・コントローラ（ＦＤＣ）
１６およびビデオ・ディスプレイ・コントローラ（ＶＤ
Ｃ）１８等の外部周辺装置に接続され、また本実施例に
よるリフレッシュ制御回路２０にも接続されている。
【００１０】システム動作中、ＣＰＵ１０は、ＤＲＡＭ
１２に随時アクセスして所要のデータを書込みまたは読
出したり、Ｇ／Ａ１４を介してＦＤＣ１６やＶＤＣ１８
等ともデータ、制御信号のやりとりを行う。また、ＤＲ
ＡＭ１２に対しては、リフレッシュ制御回路２０に通常
のリフレッシュ、つまり所定のリフレッシュ周期内に全
ロウ・アドレスについてリフレッシュを行わせる。
１２に随時アクセスして所要のデータを書込みまたは読
出したり、Ｇ／Ａ１４を介してＦＤＣ１６やＶＤＣ１８
等ともデータ、制御信号のやりとりを行う。また、ＤＲ
ＡＭ１２に対しては、リフレッシュ制御回路２０に通常
のリフレッシュ、つまり所定のリフレッシュ周期内に全
ロウ・アドレスについてリフレッシュを行わせる。
【００１１】しかし、たとえば電源スイッチが切られて
バックアップ状態になると、ＣＰＵ１０は、バックアッ
プされなければならないデータをシステム内の各部から
集める。一般のパソコン、ワープロでは、どのハードウ
ェア装置のどのレジスタまたはメモリセルに格納されて
いるデータがバックアップされなければならないかはＣ
ＰＵ（より正確には当該パソコン、ワープロのＯＳ）の
管理下にある。このシステムにおいても、ＣＰＵ１０は
、Ｇ／Ａ１４，ＦＤＣ１６，ＶＤＣ１８等の各所定レジ
スタのデータを読み取って、それらの各データをＤＲＡ
Ｍ１２内の各所定領域に格納する。バックアップ状態に
なると、ＤＲＡＭ１２に対する電源はバックアップ電源
（図示せず）に切り換えられるので、ＤＲＡＭ１２内の
データは保持される。また、バックアップされるべきデ
ータの格納先も決まっている。このようにバックアップ
状態になった直後にＣＰＵ１０の制御の下でシステム内
の所定のデータをＤＲＡＭ１２内の所定の領域に格納す
ることは、従来のシステムでも行われている。
バックアップ状態になると、ＣＰＵ１０は、バックアッ
プされなければならないデータをシステム内の各部から
集める。一般のパソコン、ワープロでは、どのハードウ
ェア装置のどのレジスタまたはメモリセルに格納されて
いるデータがバックアップされなければならないかはＣ
ＰＵ（より正確には当該パソコン、ワープロのＯＳ）の
管理下にある。このシステムにおいても、ＣＰＵ１０は
、Ｇ／Ａ１４，ＦＤＣ１６，ＶＤＣ１８等の各所定レジ
スタのデータを読み取って、それらの各データをＤＲＡ
Ｍ１２内の各所定領域に格納する。バックアップ状態に
なると、ＤＲＡＭ１２に対する電源はバックアップ電源
（図示せず）に切り換えられるので、ＤＲＡＭ１２内の
データは保持される。また、バックアップされるべきデ
ータの格納先も決まっている。このようにバックアップ
状態になった直後にＣＰＵ１０の制御の下でシステム内
の所定のデータをＤＲＡＭ１２内の所定の領域に格納す
ることは、従来のシステムでも行われている。
【００１２】しかし、本実施例のシステムでは、そのよ
うにシステム内の所定のデータをＤＲＡＭ１２内の所定
の領域にいったん格納した直後、ＣＰＵ１０により、Ｄ
ＲＡＭ１２内で分散している記憶データをＤＲＡＭ１２
内の一部の領域に詰める（集める）という再格納を行う
。
うにシステム内の所定のデータをＤＲＡＭ１２内の所定
の領域にいったん格納した直後、ＣＰＵ１０により、Ｄ
ＲＡＭ１２内で分散している記憶データをＤＲＡＭ１２
内の一部の領域に詰める（集める）という再格納を行う
。
【００１３】図３にその様子を示す。図３の（Ａ） は
バックアップされるべきデータＤ０ 〜Ｄ４０９７がＤ
ＲＡＭ１２の各所定領域に格納された状態を示し、図３
の（Ｂ） はそれらの記憶データＤ０ 〜Ｄ４０９７が
先頭アドレス（Ａ０，Ｂ０ ）から順に詰めて再格納（
再配置）された状態を示す。本実施例では、バックアッ
プ期間中は図３の（Ｂ） の状態の下で、リフレッシュ
制御回路２０により必要最小限の領域（図示の例ではロ
ウ・アドレスＡ０ 〜Ａ２ の領域のみ）に対してリフ
レッシュが行われる。
バックアップされるべきデータＤ０ 〜Ｄ４０９７がＤ
ＲＡＭ１２の各所定領域に格納された状態を示し、図３
の（Ｂ） はそれらの記憶データＤ０ 〜Ｄ４０９７が
先頭アドレス（Ａ０，Ｂ０ ）から順に詰めて再格納（
再配置）された状態を示す。本実施例では、バックアッ
プ期間中は図３の（Ｂ） の状態の下で、リフレッシュ
制御回路２０により必要最小限の領域（図示の例ではロ
ウ・アドレスＡ０ 〜Ａ２ の領域のみ）に対してリフ
レッシュが行われる。
【００１４】図１において、リフレッシュ制御回路２０
は、２つのレジスタ２２，２４、アドレス・カウンタ２
６、リフレッシュ・コントローラ２８および制御信号発
生回路３０を備える。アドレス・カウンタ２６は、リフ
レッシュ・コントローラ２８からのタイミング信号に応
動して、リフレッシュすべきロー・アドレスをアクセス
するためのロウ・アドレス信号を所定の時間間隔で発生
する。システム動作中は、通常通り８ｍｓｅｃのリフレ
ッシュ周期内に５１２のロウ・アドレスＡ０ 〜Ａ５１
１ 全部に対するロー・アドレス信号を順次発生する。
は、２つのレジスタ２２，２４、アドレス・カウンタ２
６、リフレッシュ・コントローラ２８および制御信号発
生回路３０を備える。アドレス・カウンタ２６は、リフ
レッシュ・コントローラ２８からのタイミング信号に応
動して、リフレッシュすべきロー・アドレスをアクセス
するためのロウ・アドレス信号を所定の時間間隔で発生
する。システム動作中は、通常通り８ｍｓｅｃのリフレ
ッシュ周期内に５１２のロウ・アドレスＡ０ 〜Ａ５１
１ 全部に対するロー・アドレス信号を順次発生する。
【００１５】しかし、バックアップモードに入ると、Ｃ
ＰＵ１０より、その旨の知らせがリフレッシュ・コント
ローラ２８に与えられるとともに、ＤＲＡＭ１２内で詰
められて再配置された記憶データの領域の先頭ロウ・ア
ドレス（Ａ０）と終端ロウ・アドレス（Ａ２）とがそれ
ぞれレジスタ２２，２４にセットされる。これにより、
リフレッシュ・コントローラ２８は、リフレッシュすべ
きロー・アドレスの行数を認識し、８ｍｓｅｃのリフレ
ッシュ周期毎にその行数（図示の例では３つ）のタイミ
ング信号を発生する。そして、アドレス・カウンタ２６
は、８ｍｓｅｃのリフレッシュ周期中に、それら３つの
タイミング信号に応動して、先頭ロウ・アドレス（Ａ０
）から終端ロウ・アドレス（Ａ２）までの各ロウ・アド
レスをそれぞれ指定する３つのロウ・アドレス信号を順
次発生する。
ＰＵ１０より、その旨の知らせがリフレッシュ・コント
ローラ２８に与えられるとともに、ＤＲＡＭ１２内で詰
められて再配置された記憶データの領域の先頭ロウ・ア
ドレス（Ａ０）と終端ロウ・アドレス（Ａ２）とがそれ
ぞれレジスタ２２，２４にセットされる。これにより、
リフレッシュ・コントローラ２８は、リフレッシュすべ
きロー・アドレスの行数を認識し、８ｍｓｅｃのリフレ
ッシュ周期毎にその行数（図示の例では３つ）のタイミ
ング信号を発生する。そして、アドレス・カウンタ２６
は、８ｍｓｅｃのリフレッシュ周期中に、それら３つの
タイミング信号に応動して、先頭ロウ・アドレス（Ａ０
）から終端ロウ・アドレス（Ａ２）までの各ロウ・アド
レスをそれぞれ指定する３つのロウ・アドレス信号を順
次発生する。
【００１６】制御信号発生回路３０は、リフレッシュ・
コントローラ２８からのタイミング信号に応動してリフ
レッシュのための制御信号を発生し、それらをＤＲＡＭ
１２に与える回路である。たとえば、ＲＡＳ− オンリ
・リフレッシュ方式の場合は、図２の（Ａ） に示すよ
うなタイミングでロウ・アドレス信号と同期してＲＡＳ
− 信号を発生する。また、アドレス・カウンタ２６を
内蔵するＤＲＡＭにおいては、ＣＡＳ− ビフォアＲＡ
Ｓ− リフレッシュ方式が行われるので、その場合は図
２の（Ｂ） に示すようなタイミングでＣＡＳ− 信号
およびＲＡＳ− 信号を相前後して出力する。
コントローラ２８からのタイミング信号に応動してリフ
レッシュのための制御信号を発生し、それらをＤＲＡＭ
１２に与える回路である。たとえば、ＲＡＳ− オンリ
・リフレッシュ方式の場合は、図２の（Ａ） に示すよ
うなタイミングでロウ・アドレス信号と同期してＲＡＳ
− 信号を発生する。また、アドレス・カウンタ２６を
内蔵するＤＲＡＭにおいては、ＣＡＳ− ビフォアＲＡ
Ｓ− リフレッシュ方式が行われるので、その場合は図
２の（Ｂ） に示すようなタイミングでＣＡＳ− 信号
およびＲＡＳ− 信号を相前後して出力する。
【００１７】しかして、バックアップモード期間中は、
ＤＲＡＭ１２内で記憶データが詰まっている領域、つま
りロウ・アドレスＡ０ 〜Ａ２ の領域についてのみリ
フレッシュが行われることになり、記憶データの存在し
ない他のメモリ領域（ロウ・アドレスＡ３ 〜Ａ５１１
）の領域についてはリフレッシュは行われない。した
がって、リフレッシュのための消費電力が大幅に節減さ
れ、バッテリを長時間連続使用することができる。
ＤＲＡＭ１２内で記憶データが詰まっている領域、つま
りロウ・アドレスＡ０ 〜Ａ２ の領域についてのみリ
フレッシュが行われることになり、記憶データの存在し
ない他のメモリ領域（ロウ・アドレスＡ３ 〜Ａ５１１
）の領域についてはリフレッシュは行われない。した
がって、リフレッシュのための消費電力が大幅に節減さ
れ、バッテリを長時間連続使用することができる。
【００１８】電源スイッチがオンされバックアップ期間
が終了すると、ＣＰＵ１０は、ＤＲＡＭ１２内の記憶デ
ータを図３の（Ｂ） の状態から図３の（Ａ） の状態
にいったん戻した後、ＤＲＡＭ１２から各データを読み
出してシステムの各部にロードする。これにより、たと
えば電源スイッチが切られた当時の画面をディスプレイ
上に再現する等のいわゆるレジューム機能を行うことが
できる。
が終了すると、ＣＰＵ１０は、ＤＲＡＭ１２内の記憶デ
ータを図３の（Ｂ） の状態から図３の（Ａ） の状態
にいったん戻した後、ＤＲＡＭ１２から各データを読み
出してシステムの各部にロードする。これにより、たと
えば電源スイッチが切られた当時の画面をディスプレイ
上に再現する等のいわゆるレジューム機能を行うことが
できる。
【００１９】なお、一般のパソコン、ワープロではバッ
クアップされるべきデータの格納場所はＯＳの管理下に
あるので、本実施例のシステムでは、ＣＰＵ１０が所定
のテーブルを参照して図３の（Ｂ） の状態から図３の
（Ａ） の状態に戻すことができる。しかし、別の方法
として、たとえば図４に示すように、バックアップモー
ドの開始直後にＤＲＡＭ１２内の記憶データを詰めて再
格納する際に、各データの元の（図３（Ａ） の状態の
）格納アドレス（ロウ・アドレスＡｉ およびカラム・
アドレスＢｊ ）を各データに続けて（一緒に）格納し
ておくことで、該テーブルを利用することなく、その格
納アドレスを基に図３の（Ｂ） の状態から図３の（Ａ
） の状態に戻すようにしてもよい。また、ＤＲＡＭ１
２における記憶データを常に一定のアドレス、たとえば
先頭アドレス（Ａ０，Ｂ０ ）から詰めていくようにし
た場合は開始アドレスをセットするためのレジスタ２２
を省略することも可能である。
クアップされるべきデータの格納場所はＯＳの管理下に
あるので、本実施例のシステムでは、ＣＰＵ１０が所定
のテーブルを参照して図３の（Ｂ） の状態から図３の
（Ａ） の状態に戻すことができる。しかし、別の方法
として、たとえば図４に示すように、バックアップモー
ドの開始直後にＤＲＡＭ１２内の記憶データを詰めて再
格納する際に、各データの元の（図３（Ａ） の状態の
）格納アドレス（ロウ・アドレスＡｉ およびカラム・
アドレスＢｊ ）を各データに続けて（一緒に）格納し
ておくことで、該テーブルを利用することなく、その格
納アドレスを基に図３の（Ｂ） の状態から図３の（Ａ
） の状態に戻すようにしてもよい。また、ＤＲＡＭ１
２における記憶データを常に一定のアドレス、たとえば
先頭アドレス（Ａ０，Ｂ０ ）から詰めていくようにし
た場合は開始アドレスをセットするためのレジスタ２２
を省略することも可能である。
【００２０】
【発明の効果】以上のように、本発明によれば、バック
アップモード期間中は、バックアップされるべきデータ
をＤＲＡＭの一部の領域に詰めて再配置したうえで、そ
の一部の領域についてのみリフレッシュを行うようにし
たので、必要最小源の電力でＤＲＡＭ内の記憶データを
保持することが可能であり、消費電力を大幅に節減する
ことができる。したがって、携帯型のパソコンやワープ
ロ等のバッテリ寿命を延ばすことができ、利便性を向上
することができる。
アップモード期間中は、バックアップされるべきデータ
をＤＲＡＭの一部の領域に詰めて再配置したうえで、そ
の一部の領域についてのみリフレッシュを行うようにし
たので、必要最小源の電力でＤＲＡＭ内の記憶データを
保持することが可能であり、消費電力を大幅に節減する
ことができる。したがって、携帯型のパソコンやワープ
ロ等のバッテリ寿命を延ばすことができ、利便性を向上
することができる。
【図１】本発明の一実施例によるメモリバックアップ制
御装置の構成を示すブロック図である。
御装置の構成を示すブロック図である。
【図２】実施例で使用する各種リフレッシュ方式のタイ
ミング図である。
ミング図である。
【図３】実施例によるＤＲＡＭ内の記憶データの再配置
を示す図である。
を示す図である。
【図４】ＤＲＡＭ内の記憶データの再配置の変形例を示
す図である。
す図である。
【図５】実施例のメモリバックアップ制御装置を含むシ
ステム例の要部の構成を示すブロック図である。
ステム例の要部の構成を示すブロック図である。
１０ ＣＰＵ
１２ ＤＲＡＭ
２０ リフレッシュ制御回路
２２ レジスタ
２４ レジスタ
２６ アドレス・カウンタ
２８ リフレッシュ・コントローラ３０
制御信号発生回路
制御信号発生回路
Claims (1)
- 【請求項１】 バックアップの必要なデータをＤＲＡ
Ｍ（タ゛イナミック・ランタ゛ムアクセスメモリ）で保
持するシステムにおいて、バックアップモードの開始直
後に前記バックアップの必要なデータを前記ＤＲＡＭの
一部の領域に詰める手段と、バックアップモード期間中
、前記ＤＲＡＭの前記一部の領域のみをリフレッシュす
る手段と、を具備したことを特徴とするメモリバックア
ップ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160993A JPH04362594A (ja) | 1991-06-05 | 1991-06-05 | メモリバックアップ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160993A JPH04362594A (ja) | 1991-06-05 | 1991-06-05 | メモリバックアップ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04362594A true JPH04362594A (ja) | 1992-12-15 |
Family
ID=15726537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160993A Pending JPH04362594A (ja) | 1991-06-05 | 1991-06-05 | メモリバックアップ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04362594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152841A (ja) * | 2006-12-15 | 2008-07-03 | Fujitsu Ltd | 半導体メモリ、半導体メモリの動作方法、メモリコントローラおよびシステム |
| JP2011086044A (ja) * | 2009-10-14 | 2011-04-28 | Ricoh Co Ltd | メモリバックアップ制御装置と画像形成装置と情報処理装置 |
-
1991
- 1991-06-05 JP JP3160993A patent/JPH04362594A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152841A (ja) * | 2006-12-15 | 2008-07-03 | Fujitsu Ltd | 半導体メモリ、半導体メモリの動作方法、メモリコントローラおよびシステム |
| JP2011086044A (ja) * | 2009-10-14 | 2011-04-28 | Ricoh Co Ltd | メモリバックアップ制御装置と画像形成装置と情報処理装置 |
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