JPH01194193A

JPH01194193A - メモリのリフレッシュ制御回路

Info

Publication number: JPH01194193A
Application number: JP63019007A
Authority: JP
Inventors: Hironari Hamahata; 浜畑　広済
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1988-01-29
Filing date: 1988-01-29
Publication date: 1989-08-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ダイナミックＲＡＭのリフレッシュ制御回路に関し。

リフレッシュを効率よ〈実施できるようにすることを目
的とし。

予め定められた華位時間ごとに増加する時間データを発
生させる時間データ発生器、ダイナミックＲＡＭの各ロ
ウ・アドレスの次のリフレッシュ時期を定める定数を発
生させる定数発生器１時間データ発生器の出力と定数発
生器の出力とを加算してリフレツシユ・タグ・メモリへ
ダイナミックＲＡ　Ｍの各ロウ・アドレスの次のリフレ
ッシュ時期に関するデータを出力する加算器およびリフ
レッシュ・タグ・メモリからのダイナミックＲＡＭの各
ロウ・アドレスの次のリフレッシュ時期に関するデータ
と時間データ発生器の出力とが一致するかどうかを検出
し、一致する場合にはダイナミックＲＡＭの言亥当する
ロウ・アドレスをリフレッシュするための制御信号を出
力する一致検出器からなるように構成する。

〔産業上の利用分野〕

本発明は、メモリのリフレッシュ制御回路、特にダイナ
ミックＲＡＭのりフレフシェ制御回路に関する。

ダイナミックＲＡＭは、内部のコンデンサに蓄えた電荷
の量で“１”か“０”かを記憶しているが、この電荷は
１時間の経過とともに逃げていく。

これを補うために、４〜８ｍｓごとにデータの再書き込
みを行わなければならない。これが、リフレッシュと呼
ばれているものである。

リフレッシュは、適当な周期で繰り返して行われる。

〔従来の技術〕

第９図は、従来例を示す図である。

第９図において、９１はダイナミックＲＡＭ。

９２はリフレッシュ・アドレス・カウンタ、９３はアド
レス・マルチプレクサ、９４はリフレッシュ・タイミン
グ発生器である。

ダイナミックＲＡＭ９１は、ＣＰＵがアクセスするメイ
ン・メモリであり１例えば２５６　ＫＤＲＡＭの場合、
２５６０つ（行）Ｘ１０２４カラム（列）のメモリ構成
となっている。８本のアドレス信号でロウ・アドレスを
与え、別の１０本のアドレス信号でカラム・アドレスを
与える。

リフレッシュ・アドレス・カウンタ９２は、リフレッシ
ュ・サイクル中にダイナミックＲＡＭ９１のリフレッシ
ュ・アドレスを発生させるバイナリ・カウンタである。

アドレス・マルチプレクサ９３は、リフレッシュ・アド
レスとシステム・アドレス・バスとの内容を切り換えて
ダイナミックＲＡＭ９１のアドレスを発生させる。

リフレッシュ・タイミング発生器９４は、クロックをカ
ウントすることにより、予め定められたタイミングでリ
フレッシュ要求を出力する。

以下、第９図に示した従来例の動作を説明する。

リフレッシュはロウ（行）単位で行うが、このリフレッ
シュ・アドレスは、リフレフシュ・アドレス・カウンタ
９２が発生させる。ダイナミックＲＡＭ９１として２５
６ＫＤＲＡＭを使用した場合、０〜２５５のロウ・アド
レスが繰り返し発生される。カウント・アップの入力は
、クロックを分周して適当な周期を得る。

また、ダイナミ７りＲＡＭ９１として２５６ＫＤＲＡＭ
を使用した場合、４ｍｓごとにリフレッシュを行う必要
がある。このため、４÷２５６ｍ５ごとにリフレッシュ
・タイミングを発生させる必要がある。このリフレッシ
ュ・タイミングは。

リフレッシュ・タイミング発生器９４がクロックを分周
することにより、リフレッシュ要求信号として発生させ
る。

リフレッシュ・アドレス・カウンタ９２の出力とリフレ
ッシュ・タイミング発生器９４の出力とはアドレス・マ
ルチプレクサ９３へ入力される。

アドレス・マルチプレクサ９３は、リフレッシュ・アド
レスとシステム・ハス・アドレスの内容を切り換えてダ
イナミックＲＡＭ９１のアドレスを発生させるが、リフ
レッシュ・サイクル中にはリフレッシュ・アドレスを選
択する。ＣＰＵからのメモリ・アクセスとリフレッシュ
・サイクルとが競合した場合には、リフレッシュ・サイ
クルが優先される。これは、リフレッシュ・タイミング
発生器９４がＣＰＵのメモリ・アクセスを待たせること
により実現される。この結果、ＣＰＵからのメモリ・ア
クセス時間は、見掛は上引き延ばされたようになる。

〔発明が解決しようとする課題〕

従来のように、ダイナミックＲＡＭのリフレッシュをカ
ウンタを用いて、一定間隔ごとに行う方法では、リフレ
ッシュ中にはＣＰＵのメモリ・アクセスができないので
９時間損失が生しるという問題があった。

本発明は、リフレッシュを効率よ〈実施することができ
るようにしたダイナミックＲＡＭのリフレッシュ制御回
路を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、予め定められた単位時間ごとに増加する時間
データを発生させる時間データ発生器。

ダイナミックＲＡＭの各ロウ・アドレスの次のリフレッ
シュ時期を定める定数を発生させる定数発生器１時間デ
ータ発生器の出力と定数発生器の出力とを加算してリフ
レッシュ・タグ・メモリへダイナミックＲＡＭの各ロウ
・アドレスの次のリフレッシュ時期に関するデータを出
力する加算器およびリフレッシュ・タグ・メモリからの
ダイナミックＲＡＭの各ロウ・アドレスの次のリフレッ
シュ時期に関するデータと時間データ発生器の出力とが
一致するかどうかを検出し、一致する場合にはダイナミ
ックＲＡＭの該当するロウ・アドレスをリフレッシュす
るための制御信号を出力する一致検出器からなるように
構成することにより、リフレッシュを効率よ〈実施する
ことのできるダイナミックＲＡＭのリフレッシュ制御回
路を提供するものである。

第１図は１本発明の原理説明図である。

第１図において、１はＣＰＵ、２はダイナミノ、りＲＡ
Ｍ、３はリフレッシュ制御回路、４はリフレッシュ・タ
グ・メモリ、５は時間データ発生器。

６は定数発生器、７は加算器、８は一致検出器である。

ダイナミックＲＡＭ２は、ＣＰＵＩがアクセスするメイ
ン・メモリであり１例えば２５６　ＫＤＲＡＭの場合、
２５６０つ（行）Ｘ１０２４カラム（列）のメモリ構成
となっている。８本のアドレス信号でロウ・アドレスを
与え、別の１０本のアドレス信号でカラム・アドレスを
与える。

リフレッシュ制御回路３は１時間データ発生器５、定数
発生器６．加算器７および一致検出器８から構成されて
いる。

リフレッシュ・タグ・メモリ４は、ダイナミックＲＡＭ
２の各ロウ・アドレスのリフレッシュ時期に関するデー
タを格納する。

時間データ発生器５は、予め定められた単位時間ごとに
増加する時間データを発生させる。

定数発生器６は、ダイナミックＲＡＭ２の各ロウ・アド
レスの次のリフレッシュ時期を定める定数を発生させる
。

加算器７は９時間データ発生器５の出力と定数発生器６
の出力とを加算してリフレッシュ・タグ・メモリ４ヘダ
イナミツクＲＡＭ２の各ロウ・アドレスの次のリフレッ
シュ時期に関するデータを出力する。

一致検出器８は、リフレッシュ・タグ・メモリ４からの
ダイナミックＲＡＭ２の各ロウ・アドレスの次のリフレ
ッシュ時期に関するデータと時間データ発生器５の出力
とが一致するかどうかを検出し、一致する場合にはダイ
ナミックＲＡＭ２の８亥当するロウ・アドレスをリフレ
ッシュするための制御信号を出力する。

〔作用〕

リフレッシュ・タグ・メモリ４には、ダイナミックＲＡ
Ｍ２のロウの数に相当する格納場所が用意されている。

各格納場所には、それに対応するダイナミックＲＡＭ２
０ロウのリフレッシュ時期に関するデータが格納されて
いる。

リフレッシュ制御回路３は、リフレッシュ・タグ・メモ
リ４の各格納場所を順次走査して、格納されているデー
タを読み出す。

読み出されたデータは、一致検出器８により時間データ
発生器５の出力と比較される。その結果。

読み出されたデータと時間データ発生器５の出力とが一
致すれば、一致検出器８は一致信号を出力し、ダイナミ
ックＲＡＭ２に対してリフレッシュ要求がなされ、ダイ
ナミックＲＡＭ２の８亥当するロウ・アドレスがリフレ
ッシュされる。この時。

同時に１時間データ発生器５の出力と定数発生器６が発
生させる定数とを加算器７により加算した（直がリフレ
ッシュ・タグ・メモリ４の該当する格納場所に書き込ま
れる。この値は、当該ロウ・アドレスの次回のりフレッ
ンユ時期を表している。

ＣＰＵＩがダイナミックＲＡＭ２に対して行う。

データの書き込み、データの読み出しなどの通常のメモ
リ・アクセス時には、メモリ・アクセス終了後に、ダイ
ナミックＲＡＭ２の内部で自動的に富亥当するロウ・ア
ドレスがリフレッシュされるので、リフレッシュ・タグ
・メモリ４の該当する格納場所に時間データ発生器５の
出力と定数発生器６が発生させる定数とを加算器７によ
り加算した値を書き込む。この値も、当該ロウ・アドレ
スの次回のリフレッシュ時期を表している。

第２図は１本発明の作用説明図である。

以下、第１図および第２図を用いて２本発明によるリフ
レッシュ操作を具体的に説明する。

第２図では、ダイナミックＲＡＭ２はＯ〜７のロウ・ア
ドレスを持ち、定数発生器６が発生させる定数は“１０
゛としである。また２図中、“Ｒ゛はリフレッシュを表
し、“Ａ”はメモリ・アクセスを表している。

■まず、システムがリセフトされたものとする。

そうすると９時間データ発生器５は“０”を出力する。

０時間データが“０”の間に、リフレッシュ制御回路３
は、ダイナミックＲＡＭ２のロウ・アドレス０をリフレ
ッシュする。この時、同時に９時間データ発生器５の出
力である“０”と定数発生器６の出力である“１０”と
を加算器７により加算された値、すなわち“１０”をリ
フレッシュ・タグ・メモリ４のダイナミックＲＡＭ２の
ロウ・アドレス０に対応する格納場所に書き込む。

同様にして、ロウ・アドレス１〜７に対してもリフレッ
シュを行い、同時に１時間データ発生器５の出力である
“０”と定数発生器６の出力である“１０゛とを加算器
７により加算した値、すなわち“１０″をリフレッシュ
・タグ・メモリの対応する格納場所に書き込む。

０時間データが１”になると、リフレッシュ制御回路３
はリフレッシュ・タグ・メモリ４のダイナミックＲＡＭ
２の各ロウ・アドレスに対応する格納場所を順次走査し
て、その内容を読み出し。

読み出しデータが時間データ“１”と一致するかどうか
比較する。この例の場合では、リフレッシュ・タグ・メ
モリ４のダイナミックＲＡＭ２の各ロウ・アドレスに対
応する格納場所の内容は全て“１０゛であり９時間デー
タ“１”と一致しないから、何も行わない。

０時間データが“２”になっても、■と同様に。

リフレッシュ制御回路３は、何も行わない。

０時間データが“３”になると、ロウ・アドレス２がア
クセスされるので、リフレッシュ制御回路３は１時間デ
ータ発生器５の出力である３”と定数発生器６の出力で
ある“１０”とを加算器７により加算した値’１３″を
リフレッシュ・タグ・メモリ４のロウ・アドレス２に対
応する格納場所に書き込む。

■時間データ′４“〜“５゛の間、リフレッシュ制御回
路３は何も行わない。

０時間データが＠６″になると、ロウ・アドレス４がア
クセスされるので、リフレッシュ制御回路３は９時間デ
ータ発生器５の出力である“６”と定数発生器６の出力
である“１０”とを加算器７により加算した値“１６″
をリフレッシュ・タグ・メモリ４のロウ・アドレス４に
対応する格納場所に書き込む。

０時間データ“７“〜“８”の間、リフレッシュ制御回
路３は何も行わない。

０時間データが“９”になると、ロウ・アドレス５がア
クセスされるので、リフレッシュ制御Ｂ回路３は５時間
データ発生器５の出力である“９”と定数発生器６の出
力である“１０”とを加算器７により加算した値“１９
”をリフレッシュ・りグ・メモリ４のロウ・アドレス５
に対応する格納場所に書き込む。

［相］時間データが′１０”になると、リフレッシュ・
タグ・メモリ４のダイナミックＲＡＭ２のロウ・アドレ
スに対応する格納場所のうち、データとして“１０”が
書き込まれているもの、すなわち、ロウ・アドレス０，
１．３．６．７に対応するものが保持しているデータは
９時間データと一致するので、一致検出器８は、一致信
号を出力し。

リフレッシュ制御回路３はダイナミックＲＡ　Ｍ　２の
ロウ・アドレス０，１．３．６．７をリフレッシュする
。

そして、リフレッシュ・タグ・メモリ４のダイナミック
ＲＡＭ２のロウ・アドレス０．１．３゜６．７に対応す
る格納場所に１時間データ発生器５の出力である“１０
゛と定数発生器６の出力である“１０”とを加算器７に
より加算した値“２０”を書き込む。

■同様にして、リフレッシュ制御回路３は１時間データ
が６１３″になるとダイナミックＲＡＭ２のロウ・アド
レス２をリフレッシュすると共にリフレッシュ・タグ・
メモリ４の対応する格納場所に時間データ発生器５の出
力である“１３”と定数発生器６の出力である“１０”
とを加算器７により加算した値“２３”を書き込み１時
間データが１６゛になるとダイナミックＲＡＭ２のロウ
・アドレス４をリフレッシュすると共にリフレッシュ・
タグ・メモリ４の対応する格納場所に時間データ発生器
５の出力である“１６゛と定数発生器６の出力である“
１０”とを加算器７により加算した値“２６”を書き込
み１時間データが“１９”になるとダイナミックＲＡＭ
２のロウ・アドレス５をリフレッシュすると共にリフレ
ノツユ・タグ・メモリ４の対応する格納場所に時間デー
タ発生器５の出力である“１９”と定数発生器６の出力
である“１０”とを加算器７により加算した値“２９゛
を書き込む。

〔実施例〕

第３図は２本発明の１実施例構成図である。

第３図において、３０１はダイナミックＲＡＭ。

３０２はアドレス・マルチプレクサ、３０３はタイミン
グ生成器、３０４はアドレス・マルチプレクサ、３０５
はアドレス・カウンタ１，３０６はアドレス・カウンタ
２．３０７は定数発生器、３０８は加算器、３０９はリ
フレッシュ・タグ・メモリ、３１０は一致検出器である
。

ダイナミックＲＡＭ３０１は、ＣＰＵがアクセスするメ
イン・メモリであり９例えば２５６ＫＤＲＡＭの場合、
２５６０つ（行）Ｘ１０２４カラム（列）のメモリ構成
となっている。８本のアドレス信号でロウ・アドレスを
与え、別の１０本のアドレス信号でカラム・アドレスを
与える。

アドレス・マルチプレクサ３０２は、リフレッシュ・ア
ドレスとシステム・アドレス・バスの内容を切り換えて
、ダイナミックＲＡＭ３０１のアドレスを発生させる。

タイミング生成器３０３は、システム・クロックを入力
とし、アドレス切り換え信号、書き込み信号、メモリ制
御信号などの各種のタイミング信号を生成する。

アドレス・マルチプレクサ３０４は、アドレス・カウン
タ１（３０５）が発生させるアドレスとＣＰＵアドレス
とを切り換えて、リフレッシュ・タグ・メモリ３０９へ
の書き込みアドレスを発生させる。

アドレス・カウンタ１（３０５）は、タイミング生成器
３０３の出力を分周して、リフレッシュ・タグ・メモリ
３０９への書き込みアドレスおよび読み出しアドレスを
発生させる。

アドレス・カウンタ２（３０６）は、予め定められた単
位時間ごとに増加する時間データを発生させる。

定数発生器３０７は、ダイナミックＲＡ　Ｍ　３０１の
各ロウ・アドレスの次のりフレノンユ時期を定める定数
を発生させる。

加算器３０８は、アドレス・カウンタ２　（３０６）の
出力と定数発生器３０７の出力とを加算した値をリフレ
ッシュ・タグ・メモリ３０９ヘダイナミノクＲＡＭ３０
１の各ロウ・アドレスの次のリフレッシュ時期に関する
データとして出力する。

リフレッシュ・タグ・メモリ３０９は、ダイナミックＲ
ＡＭ３０１の各ロウ・アドレスのリフレッシュ時期に関
するデータを格納する。

一致検出器３１０は、リフレッシュ・タグ・メモリ３０
９からのダイナミックＲＡＭ３０１の各ロウ・アドレス
の次のリフレッシュ時期に関するデータとアドレス・カ
ウンタ２（３０６）の出力とが一致するかどうかを検出
し、一致する場合には一致信号を出力し、タイミング生
成器３０３ヘダイナミツクＲＡＭ３０１の該当するロウ
・アドレスをリフレッシュするための要求信号を出力す
る。

以下、第３図の動作を説明する。

リフレッシュ・タグ・メモリ３０９には、ダイナミック
ＲＡＭ３０１のロウの数に相当する格納場所が用意され
ている。各格納場所には、それに対応するダイナミック
ＲＡＭ３０１のロウのリフレッシュ時期に関するデータ
が格納されている。

アドレス・カウンタ１（３０５）が発生させる読み出し
アドレスに従って、リフレッシュ・タグ・メモリ３０９
の各格納場所を順次走査して、格納されているデータを
読み出す。

読み出されたデータは、一致検出器３１０によりアドレ
ス・カウンタ２（３０６）の出力と比較される。その結
果、読み出されたデータとアドレス・カウンタ２（３０
６）の出力とが一致すれば。

一致検出器３１０は一致信号を出力し、タイミング生成
器３０３に対してダイナミックＲＡＭ３０１の対応する
ロウ・アドレスのリフレッシュ要求がなされる。

リフレッシュ要求がなされると、タイミング生成器３０
３は、ダイナミックＲＡＭ３０１ヘメモリ制御信号を送
出すると共にアドレス・マルチプレクサ３０２ヘアドレ
ス切り替え信号を送出する。

アドレス・マルチプレクサ３０２は、ｃｐｕアドレス信
号からアドレス・カウンタ１（３０５）が発生させるリ
フレッシュ・アドレスへアドレス信号を切り替えて、ダ
イナミックＲＡＭ３０１ヘメモリ・アドレス信号として
送出する。

ダイナミックＲＡＭ３０１の８亥当するロウ・アドレス
は、アドレス・マルチプレクサ３０２からのリフレッシ
ュ・アドレスに従ってリフレッシュされる。

この時、同時に、アドレス・カウンタ２　（３０６）の
出力と定数発生器３０７が発生させる定数とを加算器３
０８により加算した値がリフレッシュ・タグ・メモリ３
０９の該当する格納場所に書き込まれる。このイ直は、
当該ロウ・アドレスの次回のリフレッシュ時期を表して
いる。

ＣＰＵがダイナミックＲＡＭ３０１に対して行う、デー
タの書き込み、データの読み出しなどの通常のメモリ・
アクセス時には、メモリ・アクセス終了後に自動的に該
当するロウ・アドレスがリフレッシュされるので、リフ
レッシュ・タグ・メモリ３０９の該当する格納場所には
、アドレス・カウンタ２（３０６）の出力と定数発生器
３０７が発生させる定数とを加算器３０８により加算し
た値が書き込まれる。この値も、当該ロウ・アドレスの
次回のリフレッシュ時期を表している。

第４図は、リフレッシュ・タグ・メモリの動作説明図で
ある。

以下、第３図および第４図を用いて、リフレッシュ・タ
グ・メモリの動作を詳細に説明する。

リフレッシュ・タグ・メモリ３０９は１例えば。

ダイナミックＲＡＭ３０１が２５６ＫＤＲＡＭの場合、
２５６Ｘ−８ビツトのスタティックＲＡＭからなる。

ＣＰＵがダイナミックＲＡＭ３０１をアクセスしていな
い場合には、リフレッシュ・タグ・メモＩ７３０９のア
ドレス・カウンタ１（３０５）の出力により指定された
アドレスのデータが読み出されて一致検出器３１０へ送
られる。一致検出器３１０は、リフレッシュ・タグ・メ
モリ３０９の読み出しデータとアドレス・カウンタ２（
３０６）の出力とを比較し２両者が一致していれば一致
信号を出力し、タイミング生成器３０３ヘダイナミツク
ＲＡＭ３０１のリフレッシュを要求する。

ＣＰｔＪがダイナミックＲＡＭ３０１をアクセスしてい
る場合には、メモリ・アクセス・サイクルを前半と後半
とに分けてリフレッシュ・タグ・メモリ３０９がアクセ
スされる。メモリ・アクセス・サイクルの前半では、ア
ドレス・カウンタ１（３０５）の出力値に従ってリフレ
ッシュ・タグ・メモリ３０９が走査される。また、メモ
リ・アクセス・サイクルの後半では、リフレッシュ・タ
グ・メモリ３０９のＣＰＵからのロウ・アドレスで指定
されたアドレスに、加算器３０８の出力値が書き込まれ
る。すなわち、リフレッシュ・タグ・メモリ３０９のＣ
ＰＵからのロウ・アドレスで指定されたアドレスに１次
にリフレッシュが必要な時期に関するデータが書き込ま
れる。

ダイナミックＲＡＭ３０１に対してリフレッシュが行わ
れる場合、アドレス・カウンタ１　（３０５）の値が、
リフレッシュを行うべきロウ・アドレスとなり、また、
リフレッシュ・タグ・メモリ３０９に対して加算器３０
８の出力値を書き込むアドレスとなる。

第５図はタイミング図（その１）、第６図はリフレッシ
ュ・タグ・メモリの変化を示す図である。

以下、第５図および第６図を用いて２本実施例の各部の
動作を具体的に説明する。

この具体例では、ダイナミックＲＡＭのロウ・アドレス
の数を８．定数発生器が発生させる定数を１４に設定し
である。

（Ａ）システムがリセットされる。リフレッシュ・タグ
・メモリの内容は、全て“０”となる。

（Ｂ）ダイナミックＲＡＭ０ロウ・アドレス０がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に“１４°が書き込まれる。

（Ｃ）ダイナミックＲＡＭ０ロウ・アドレス１がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に１４”が書き込まれる。

（Ｄ）ダイナミックＲＡＭのロウ・アドレス７がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に“１４”が書き込まれる。

（Ｅ）ダイナミックＲＡＭ０ロウ・アドレス０が読み出
される。リフレッシュ・タグ・メモリの該当する格納場
所に、定数発生器の出力値“１４゛とアドレス・カウン
タ２の出力値“１”とを加算した値″１５”が書き込ま
れる。

（Ｆ）ダイナミックＲＡＭ０ロウ・アドレス２に書き込
みがなされる。リフレッシュ・タグ・メモリの該当する
格納場所に、定数発生器の出力値“１４″とアドレス・
カウンタ２の出力値“１”とを加算した値“１５”が書
き込まれる。

（Ｇ）ダイナミックＲＡＭ０ロウ・アドレス５が読み出
される。リフレッシュ・タグ・メモリの該当する格納場
所に、定数発生器の出力値“１４″とアドレス・カウン
タ２の出力値“２″とを加算した値″１６”が書き込ま
れる。

（Ｈ）ダイナミックＲＡＭ０ロウ・アドレス１がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に、定数発生器の出力値“１４”とアドレス・
カウンタ２の出力値“１４”とを加算した値“２８”が
書き込まれる。

（＋）ダイナミックＲＡＭ０ロウ・アドレス３゜４．６
．７がリフレッシュされる。リフレッシュ・タグ・メモ
リの該当する格納場所に、定数発生器の出力値“１４”
とアドレス・カウンタ２の出力値“１４”とを加算した
値“２８”が書き込まれる。

（Ｊ）ダイナミックＲＡＭ０ロウ・アドレスＯがリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に、定数発生器の出力値″１４″とアドレス・
カウンタ２の出力値″１５゛とを加算した値“２９”が
書き込まれる。

（Ｋ）ダイナミックＲＡＭのロウ・アドレス２がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に、定数発生器の出力値“１４″とアドレス・
カウンタ２の出力値″１５゛とを加算した値“２９”が
書き込まれる。

（Ｌ）ダイナミックＲＡＭ０ロウ・アドレス５がリフレ
ッシュされる。リフレッシュ・タグ・メモリの該当する
格納場所に、定数発生器の出力値“１４”とアドレス・
カウンタ２の出力値“１６”とを加算した値“３０”が
書き込まれる。

第７図はリフレッシュ・タグ・メモリの内容の例を示す
図、第８図はタイミング図（その２）である。

以下、第７図および第８図を用いて、上述した各々の定
数が一般的な値の場合の各部の動作を説明する。

ｎは、リフレッシュを行うロウ・アドレスの数である。

例えば、２５６ＫＤＲＡＭの場合、２５６である。

ｍは、リフレッシュ・タグ・メモリに書き込むことので
きる最大値であり、アドレス・カウンタ２の最大値とも
等しい。例えば、リフレッシュ・タグ・メモリとして２
５６Ｘ８ビツトのスタティックＲＡＭを用いた場合、２
５６である。

Ｘは、定数発生器が発生させる定数である。例えば、リ
フレッシュ周期が４ｍｓ、メモリ・サイクルが５００ｎ
ｓの２５６ＫＤＲＡＭの場合、４ｍｓ÷（５００ｎｓｘ
２５６）＝３ｔ、ｚｓとなるから、Ｘ＝３０となる。

また１ｍの値はＸ＋１以上でなくてはならず。

リフレッシュ・タグ・メモリに書き込む値やアドレス・
カウンタ２の値がｍ以上となる時にはｍによる剰余が設
定される。

いま、リフレッシュ・タグ・メモリの内容が第７図に示
すように設定されているものとする。そうすると、各部
の動作は、第８図に示すようになる。

すなわち、メモリ・アクセス（イ）がロウ・アドレスｉ
に対して行われると、リフレッシュ・タグ・メモリのア
ドレスｉには値Ｘが書き込まれ。

約４ｍｓ後にリフレッシュ要求（ホ）が発生し。

リフレッシュが行われる。

また９ｍ−２がＸＸ２と等しい場合、リフレッシュ要求
（へ）の後、約４ｍｓ経過した時点でリフレッシュ要求
（ト）が発生する。

〔発明の効果〕

本発明によれば、ダイナミックＲＡＭのリフレッシュを
効率よ〈実施することができるようになる。

２５６ＫＤＲＡＭを例にとると、ｃｐｕによって約４ｍ
ｓ以内に２５６のロウ・アドレスが全てアクセスされる
とリフレッシュ要求は発生しなくなり、ｃｐｕアクセス
時にリフレッシュ・サイクルによる時間の損失がなくな
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の作用説
明図、第３図は本発明の１実施例構成図。第４図はリフレッシュ・タグ・メモリの動作説明図、第
５図はタイミング図（その１）、第６図はリフレッシュ
・タグ・メモリの変化を示す図、第７図はりフレノシエ
・タグ・メモリの内容の例を示す図、第８図はタイミン
グ図（その２）、第９図は従来例を示す図である。第１図において１：ＣＰＵ２：ダイナミックＲＡＭ３：リフレッシュ制御回路４：リフレッシュ・タグ・メモリ５：時間データ発生器６：定数発生器７：加算器８ニ一致検出器特許出願人　　株式会社ビーエフニー代理人弁理士　長谷用　文廣（外２名）本発明の原理説
明図第１図Ｔ！ｎｉ［′１１　　　　　　　　　　　　　　　　　　　　　　＼Ｎ
ｃ）　　フ第８図

Claims

【特許請求の範囲】ＣＰＵ（１）と、ＣＰＵ（１）によりアクセスされるダ
イナミックＲＡＭ（２）と、ダイナミックＲＡＭ（２）
のリフレッシュを制御するリフレッシュ制御回路（３）
と、ダイナミックＲＡＭ（２）の各ロウ・アドレスのリ
フレッシュ時期に関するデータを格納するリフレッシュ
・タグ・メモリ（４）とをそなえ、リフレッシュ制御回路（３）は、予め定められた単位時間ごとに増加する時間データを発
生させる時間データ発生器（５）と、ダイナミックＲＡ
Ｍ（２）の各ロウ・アドレスの次のリフレッシュ時期を
定める定数を発生させる定数発生器（６）と、時間データ発生器（５）の出力と定数発生器（６）の出
力とを加算してリフレッシュ・タグ・メモリ（４）へダ
イナミックＲＡＭ（２）の各ロウ・アドレスの次のリフ
レッシュ時期に関するデータを出力する加算器（７）と
、リフレッシュ・タグ・メモリ（４）からのダイナミック
ＲＡＭ（２）の各ロウ・アドレスの次のリフレッシュ時
期に関するデータと時間データ発生器（５）の出力とが
一致するかどうかを検出し、一致する場合にはダイナミ
ックＲＡＭ（２）の該当するロウ・アドレスをリフレッ
シュするための制御信号を出力する一致検出器（８）と
、からなることを特徴とするメモリのリフレッシュ制御回
路。