JPS586232B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS586232B2 JPS586232B2 JP52112723A JP11272377A JPS586232B2 JP S586232 B2 JPS586232 B2 JP S586232B2 JP 52112723 A JP52112723 A JP 52112723A JP 11272377 A JP11272377 A JP 11272377A JP S586232 B2 JPS586232 B2 JP S586232B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- bank
- address
- memory device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はメモリ装置、さらに詳細にはダイナミック型
メモリ装置に関するものであり、アクセス要求装置から
は、ダイナミツク型メモリのリフレッシュサイクルが存
在しないように見え、あたかもスタティック型メモリ装
置であるかの様に使用できるメモリ装置に関するもので
ある。
メモリ装置に関するものであり、アクセス要求装置から
は、ダイナミツク型メモリのリフレッシュサイクルが存
在しないように見え、あたかもスタティック型メモリ装
置であるかの様に使用できるメモリ装置に関するもので
ある。
従来のダイナミック型メモリ装置では、リフレッシュが
必要な時点で通常のメモリアクセスを中断してリフレッ
シュを行う方法が多く採用されている。
必要な時点で通常のメモリアクセスを中断してリフレッ
シュを行う方法が多く採用されている。
ところがこの方法ではアクセス要求装置は任意の時点で
リフレッシュに必要な時間だけメモリ装置へのアクセス
を待たされることになる。
リフレッシュに必要な時間だけメモリ装置へのアクセス
を待たされることになる。
言い換えれば、この制限事項を許容できないアクセス要
求装置はダイナミック型メモリ装置を使用できず、例え
ばより高価なスタティック型メモリ装置を使用するしか
なかった。
求装置はダイナミック型メモリ装置を使用できず、例え
ばより高価なスタティック型メモリ装置を使用するしか
なかった。
この発明の目的とするところは、上記の如き従来の問題
点を除去するものであり、アクセス要求装置は、リフレ
ッシュ時間を意識すること無く、常時、メモリ装置をア
クセスすることが出来るという効果を有するメモリ装置
を提供することにある。
点を除去するものであり、アクセス要求装置は、リフレ
ッシュ時間を意識すること無く、常時、メモリ装置をア
クセスすることが出来るという効果を有するメモリ装置
を提供することにある。
この発明の特徴とするところは、メモリを例えば２バン
クに分け、両バンクに同じ内容を記憶させておく。
クに分け、両バンクに同じ内容を記憶させておく。
読み出し時には片方のバンクからデータを読み出し、も
う一方のバンクには必要ならリフレッシュを行う。
う一方のバンクには必要ならリフレッシュを行う。
書き込み時には両バンクに書き込みを行い、いずれのバ
ンクにもリフレッシュ動作は行なわない。
ンクにもリフレッシュ動作は行なわない。
次に、この発明の一実施例につき図面を用いて詳細に説
明する。
明する。
第１図は、この発明の一実施例であるメモリ装置のブロ
ック図である。
ック図である。
第１図において制御回路１は、アクセス要求装置（図示
せず）から、タイミングや読み出し、書き込み等の条件
信号を入力されて、リフレッシュアドレス更新信号８、
リフレッシュ指示信号１０、同９、書き込み信号１１、
アドレススイッチ信号１２、同１３、及び出力データス
イッチ信号１４を発生する。
せず）から、タイミングや読み出し、書き込み等の条件
信号を入力されて、リフレッシュアドレス更新信号８、
リフレッシュ指示信号１０、同９、書き込み信号１１、
アドレススイッチ信号１２、同１３、及び出力データス
イッチ信号１４を発生する。
リフレッシュアドレス発生器２はアドレス更新信号８に
よってリフレッシュアドレスを発生させる。
よってリフレッシュアドレスを発生させる。
アドレススイッチ３，４は、それぞれバンク５，６用の
アドレスを選択するスイッチで、アクセスアドレスバス
を通して与えられるアクセスアドレス信号１６か、リフ
レッシュアドレスバス発生器２から発生されるリフレツ
シュアドレス信号１５か、どちらかの内容を、それぞれ
アドレススイツチ信号１２，１３によって選択し、バン
ク５，６に供給する。
アドレスを選択するスイッチで、アクセスアドレスバス
を通して与えられるアクセスアドレス信号１６か、リフ
レッシュアドレスバス発生器２から発生されるリフレツ
シュアドレス信号１５か、どちらかの内容を、それぞれ
アドレススイツチ信号１２，１３によって選択し、バン
ク５，６に供給する。
バンク５，６は同一内容が記憶されているメモリである
。
。
出力スイツチ７は、出力スイツチ信号１４によって、バ
ンク５あるいは６から読み出されたデータの一方を出力
データバス１８に出力する。
ンク５あるいは６から読み出されたデータの一方を出力
データバス１８に出力する。
１９は制御回路１の中に設けられたリフレツシュ指示回
路で、これはバンク５，６のそれぞれに対応してタイマ
を備えている。
路で、これはバンク５，６のそれぞれに対応してタイマ
を備えている。
このタイマは対応するバンクでリフレツシュ動作が行な
われると計時を開始し、次のリフレツシュが必要な時刻
になると出力を発するように構成されている。
われると計時を開始し、次のリフレツシュが必要な時刻
になると出力を発するように構成されている。
従ってリフレツシュ指示回路１９では、前記タイマの出
力信号をリフレツシュ指示信号９，１０に使うことがで
きる。
力信号をリフレツシュ指示信号９，１０に使うことがで
きる。
第２図に、バンク５，６のサイクル動作の概念図を示す
。
。
以下実施例の動作を説明する。上記メモリ装置は例えば
電子計算機においてマイクロプログロムを記憶させるた
めの制御メモリとして使用でき、この場合、メモリ装置
のサイクルとアクセス要求装置のマシンサイクルとは同
期しているものとし、アクセス要求装置は通常読み出し
か書き込み動作を中断することなく行うものとする。
電子計算機においてマイクロプログロムを記憶させるた
めの制御メモリとして使用でき、この場合、メモリ装置
のサイクルとアクセス要求装置のマシンサイクルとは同
期しているものとし、アクセス要求装置は通常読み出し
か書き込み動作を中断することなく行うものとする。
制御回路１はアクセス要求装置より読み出しか、または
書き込みかのサイクルを指示する信号を受ける。
書き込みかのサイクルを指示する信号を受ける。
読み出しを指示されると、より新しくリフレツシュされ
た方のバンク（今、仮りにこれをバンク５とする）のア
ドレススイツチ３に対しアクセスアドレス信号１６を選
択する様にアドレススイツチ信号１３によって指示する
。
た方のバンク（今、仮りにこれをバンク５とする）のア
ドレススイツチ３に対しアクセスアドレス信号１６を選
択する様にアドレススイツチ信号１３によって指示する
。
同時にバンク６に関しては、アドレススイツチ４に対し
てリフレツシュアドレス信号１５を選択する様にアドレ
ススイツチ信号１２によって指示する。
てリフレツシュアドレス信号１５を選択する様にアドレ
ススイツチ信号１２によって指示する。
こうしてバンク５に対しては読み出し動作を開始する。
一方、リフレツシュ指示回路１９でバンク６に対してリ
フレツシュが必要な時期と判定していれば、リフレツシ
ュ指示信号９をオンにすることによってリフレツシュ動
作を開始する。
フレツシュが必要な時期と判定していれば、リフレツシ
ュ指示信号９をオンにすることによってリフレツシュ動
作を開始する。
もし、まだリフレツシュする必要が無ければ、バンク６
に対しては何もしない。
に対しては何もしない。
続いて出力スイツチ信号１４によってバンク５からの出
力データを選択するように指示すると、出力スイツチ７
はバンク５からの読み出しデータを出力データバス１８
に出力する。
力データを選択するように指示すると、出力スイツチ７
はバンク５からの読み出しデータを出力データバス１８
に出力する。
これで１つの読み出しサイクルが完了する。
次のサイクルも読み出しサイクルであるとすると、制御
回路１はバンク５に対して行った前記と同じ制御をバン
ク６に対して行い、その逆に、バンク６に関して行った
前記と同じ制御をバンク５に対して行う。
回路１はバンク５に対して行った前記と同じ制御をバン
ク６に対して行い、その逆に、バンク６に関して行った
前記と同じ制御をバンク５に対して行う。
加えて、リフレツシュアドレス更新信号８によってリフ
レツシュアドレスを更新するようにリフレツシュアドレ
ス発生器２に指示する。
レツシュアドレスを更新するようにリフレツシュアドレ
ス発生器２に指示する。
この様にして、このサイクルではバンク６からデータを
読み出し、必要ならバンク５をリフレツシュする。
読み出し、必要ならバンク５をリフレツシュする。
以降、読み出しサイクルが連続する場合は以上の動作が
くり返えされる。
くり返えされる。
次に書き込みサイクルについて説明する。
アクセス要求装置が制御回路１に書き込みサイクルを指
示すると、制御回路１は両バンクに関するアドレススイ
ツチ３，４に対しアクセスアドレス信号１６を選択する
ように指示する。
示すると、制御回路１は両バンクに関するアドレススイ
ツチ３，４に対しアクセスアドレス信号１６を選択する
ように指示する。
そして書き込み信号１１によって入力データバス１７の
内容を両バンク５，６の同一アドレスに書き込む。
内容を両バンク５，６の同一アドレスに書き込む。
このサイクルでは、両バンクともにリフレツシュは禁止
される。
される。
書き込みサイクルが連続する場合、リフレツシュは禁止
されたままである。
されたままである。
従って、無制限に書き込みサイクルが連続することはで
きない。
きない。
ここで、
ＴＭ：サイクルタイム
ｎ：連続書き込みサイクル数
Ｎ：最大連続書き込みサイクル数（ｎの最大値）ＴＲ：
リフレツシュ・リフレツシュ間最大許容時間 と置き、リフレツシュを行うのに最も厳しい場合（ｎ＝
Ｎの書き込みサイクルが、読み出しサイクルをはさんで
続いた場合）を式で表わすとＮＴＭ＜ＴＲ となる。
リフレツシュ・リフレツシュ間最大許容時間 と置き、リフレツシュを行うのに最も厳しい場合（ｎ＝
Ｎの書き込みサイクルが、読み出しサイクルをはさんで
続いた場合）を式で表わすとＮＴＭ＜ＴＲ となる。
従って、上記式を満足するように、各値を決定すれば、
リフレツシュのためにアクセス要求装置からのメモリア
クセスが待たされることはない。
リフレツシュのためにアクセス要求装置からのメモリア
クセスが待たされることはない。
以上述べた実施例の説明から明らかな如く、本発明にあ
っては、スタティツク型メモリ素子に比べ、高密度で、
かつ、安価な、ダイナミツク型メモリ素子を使用してい
るにもかかわらず、アクセス要求装置に対しては、完全
なスタティツク型メモリ装置として見え、従来、リフレ
ツシュのために損失していた時間を、完全に除去するこ
とができる。
っては、スタティツク型メモリ素子に比べ、高密度で、
かつ、安価な、ダイナミツク型メモリ素子を使用してい
るにもかかわらず、アクセス要求装置に対しては、完全
なスタティツク型メモリ装置として見え、従来、リフレ
ツシュのために損失していた時間を、完全に除去するこ
とができる。
第１図は、この発明の一実施例のブロツク図、第２図は
実施例における各バンクのサイクル動作を示す図である
。 図において、１・・・・・・制御回路、２・・・・・・
リフレツシュアドレス発生器、３，４・・・・・・アド
レススイツチ、５，６・・・・・・バンク、７・・・・
・・出力スイツチ。
実施例における各バンクのサイクル動作を示す図である
。 図において、１・・・・・・制御回路、２・・・・・・
リフレツシュアドレス発生器、３，４・・・・・・アド
レススイツチ、５，６・・・・・・バンク、７・・・・
・・出力スイツチ。
Claims (1)
- １ それぞれ独立にアクセス及びリフレッシュ動作が可
能な２個の記憶部であってそれぞれの同一アドレスには
同一データが記憶されているものと、アクセス要求装置
からの書込み要求があったら両方の記憶部の同一アドレ
スに書込み動作を実行する手段と、アクセス要求装置か
らの読出し要求があったら一方の記憶部に読出し動作を
実行する手段と、書込み動作及び読出し動作のいずれも
実行しない記憶部に対しリフレッシュ動作を行なう手段
とを含むメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112723A JPS586232B2 (ja) | 1977-09-21 | 1977-09-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112723A JPS586232B2 (ja) | 1977-09-21 | 1977-09-21 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5447445A JPS5447445A (en) | 1979-04-14 |
| JPS586232B2 true JPS586232B2 (ja) | 1983-02-03 |
Family
ID=14593909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52112723A Expired JPS586232B2 (ja) | 1977-09-21 | 1977-09-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586232B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445636B1 (en) * | 2000-08-17 | 2002-09-03 | Micron Technology, Inc. | Method and system for hiding refreshes in a dynamic random access memory |
| KR100429872B1 (ko) * | 2001-06-27 | 2004-05-04 | 삼성전자주식회사 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
| KR100940868B1 (ko) * | 2009-05-25 | 2010-02-09 | 이성재 | 디램으로 에스램 출력특성을 구현하는 장치 및 방법 |
-
1977
- 1977-09-21 JP JP52112723A patent/JPS586232B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5447445A (en) | 1979-04-14 |
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