JPH02252190A - リフレツシユ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックランダムアクセスメモリ（以下、
ＤＲＡＭと略称する）を用いた随時読み１−き可能な記
憶装置を持つ情報処理装置のメモリ制御回路に関し、特
にそのメモリのリフレッシュ動作の回数を少なくする工
夫を行ったリフレッシュ制御回路に関するものである。

〔従来の技術〕

情報処理装置の主記憶装置（メモリ）においてはＤＲＡ
Ｍが一般的に使われる。このＤＲＡＭは、定時間以内に
アクセスされないと記憶しているデータが破壊されるた
め、定期的にリフレッシュと呼ばれるアクセスを行い、
データ破壊を防止している。このアクセスは、通常の読
み出し／１．き込みのいずれでもよいため、−膜内には
読み出しが使用されている。

ところで、従来のリフレッシュ回路は、リフレッシュが
実行される毎にカウントアツプされるリフレッシュアド
レスカウンタを持ち、一定時間毎にリフレッシュ動作を
行う。そしてこのリフレッシュ動作は独立しておシ、リ
フレッシュを行っている間にメモリに対する通常のアク
セスがあっても無関係にリフレッシュを行うものとなっ
ている。

〔発明が解決しようとする課題〕

しかし、上述した従来のリフレッシュ回路においては、
リフレッシュ時に、システムに搭載されている全てのメ
モリがリフレッシュ動作を行うため、本来動作時に必要
な電流供給能力以上の能力を持った電源を使う必要がち
シ、価格が高くなる。

また、−斉に電流が流れるために発生するノイズによシ
システムが誤動作するという問題がある。

〔課題を解決するための手段〕

このような問題点を解決するため、本発明は、リフレッ
シュ制御回路内にレジスタを持たせ、ＣＰＵがメモリに
対し通常のリードまたはライトアクセスを行ったアドレ
スに対して、該レジスタがそのアドレスに該当するビッ
トを「０」にリセットし、リフレッシュサイクルが起動
されたとき、そのときのアドレスに該当するレジスタの
ビットが「０」であれば、リフレッシュ動作を行わない
ようにしたものである。

〔作用〕

したがって、本発明においては、リフレッシュ時にその
アドレスがアクセス済みであれば、実際のリフレッシュ
動作を実行しなくなシ、リフレッシュ動作の回数を少な
くすることができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明にかかるリフレッシュ制御回路の一実施
例を示す基本的なブロック構成図であシ、ここではＣＰ
Ｕシステムに適用した場合を示す。同図において、１は
情報処理装置のＣＰＵ　（中央処理装置）、２はリフレ
ッシュアドレスカウンタ、３はリフレッシュコントロー
ラ、４はこのコントローラ３から出力するリフレッシュ
タイミング信号ｇに応じてＣＰＵ１からのアドレスａと
リフレッシュアドレスカウンタ２からのアドレスｂを選
択するアドレスセレクタ（アドレス選択回路）、５はこ
のセレクタ４で選択されるアドレスＣのうちリフレッシ
ュアドレスを記憶するだめのアクセスレジスタであシ、
このアクセスレジスタ５にはリフレッシュコントローラ
３よ多出力するりフレッタユサイクル終了信号りが入力
されている。また、６はアドレスセレクタ４で選択され
るアドレスＣのうちＣＰＵ１からのアドレスによｐ　Ｄ
ＲＡＭ７をアクセスするためのＲＡＳ　（ロウ（列）ア
ドレスストローブ）信号ｅ　、　ＣＡＳ（カラム（行）
アドレスストローブ）信号ｆを出力するとともに、ＡＮ
Ｄ回路８の出力信号によってＤＲＡＭ７へのリフレッシ
ュアドレス信号ｄを出力するタイミングコントローラで
ｓｂ、ｕの回路８には、リフレッシュコントローラ３か
らのリフレッシュタイミング信号ｇとアクセスレジスタ
５からのアドレス制御ビット信号ｊが入力されている。

この場合、ＤＲＡＭ７として例えは１メガビツトのＤＲ
ＡＭ　ヲ使用り、りとキ、リフレッシュコントローラ３
から出力するリフレッシュタイミング信号ｇは、例えば
１６μｓごとに１回発生し、そのリフレッシュサイクル
終了信号りは、１６μＳ　Ｘ　５１２回＝８ｍＳの周期
で発生するものとなっている。

第２図はメモリに対するアクセスの概念を示すものであ
シ、１１はＤＲＡＭ７のメモリ部、１２はそのロウ（列
）アドレス、１３はカラム（行）アドレス、１４はこれ
らロウアドレス１２及びカラムアドレスによシ指定され
たデータの格納場所である。

上記実施例の構成において、ＣＰＵＩからメモリに対す
るリードまたはライト命令を実行するとき、ＣＰＵ１は
、読み出す或は書き込むだめのアドレスａを供給する。

このアドレスａがアドレスセレクタ４で選択されたうえ
タイミングコントローラ６に入力されると、このアドレ
スは、ＤＲＡ、Ｍをアクセスするためにロウ（列）アド
レスとカラム（行）アドレスに分割されて、ＤＲＡＭ７
に供給される。このロウアドレスは、ＲＡＳ信号がイネ
ーブルになったときに出されるアドレスで、同様に、Ｃ
ＡＳ信号がイネーブルになったときに出されるアドレス
がカラムアドレスである。この２つのアドレスによ、９
ＤＲＡＭ７つまシメモリの特定番地（部分）に格納され
ているデータがアクセスされる（第２図参照）。このと
き、ロウアドレスが出力された時点でメモリに対するリ
フレッシュ時と同じ動作がメモリ内部で行われる。従っ
て、リードあるいはうイトされたロウアドレスに対し、
リフレッシュを実行する必要はない。

本発明のリフレッシュ制御回路は、システムの起動時、
つまシ初期状態のとき、新しく設けたアクセスレジスタ
５の全ビットは「１」にセットされている。ＣＰＵ１が
通常のリードあるいはライトアクセスを実行する時には
、アドレスセレクタ４は、ＣＰＵ１が出力するアドレス
ａを選択するようになっておシ、そのときに出力された
ロウアドレスで指定されるアクセスレジスタ５のビット
が「０」にリセットされる。しかして、リフレッシュ実
行時、つまシリフレッシュコントローラ３かう出力する
リフレッシュタイミング信号ｇによシ一定時間（１６μ
ｓ）毎のリフレッシュタイミングになったとき、アドレ
スセレクタ４は、リフレッシュアドレスカウンタ２の出
力するアドレスｂを選択する。このときのアドレスｂは
、アクセスレジスタ５に供給され、アクセスレジスタ５
の該当するビットがアドレス制御ビット信号ｊとして読
み出され、Ｍ■回路８に出力される。そのため、この出
力が「０」であれは、ＡＮＤ回路８によ］　ＩＪフレッ
シュタイミング信号ｇがマスクされ、タイミングコント
ローラ６はＤＲＡＭ　７に対するアクセスを実行しない
。また、ＡＮＤ回路８からの出力が「１」のときは、リ
フレッシュが実行される。そしてリフレッシュサイクル
（８ｍＳ）が終了したとき、リフレッシュサイクル信号
はｒＯＪとなシ、アクセスレジスタ５は「１」に初期化
される。以下、この動作を繰シ返し行う。

このように本実施例によると、リフレッシュアドレスカ
ウンタ２とリフレッシュコントロール３から成る制御回
路にアクセスレジスタ５およびＡＮＤ回路８を設けるこ
とによシ、ＣＰＵ１がＤＲＡＭ　７に対し通常のリード
またはライトアクセスを行ったアドレスに対して、アク
セスレジスタ５がそのアドレスに該当するビットを「０
」にリセットし、リフレッシュサイクルが起動されたと
きは、そのときのアドレスに該当するアクセスレジスタ
５のビットが「０」であればリフレッシュ動作を実行せ
ス、そのビットが「１」のときのみリフレッシュ動作を
実行することができる。

〔発明の効果〕

以上説明したように本発明は、ＤＲＡＭに対する通常の
リフレッシュ制御回路の中にレジスタを設け、メモリが
アクセスされたとき該当するアドレスを記憶し、リフレ
ッシュ時にそのアドレスがアクセス済みであれば、実際
のリフレッシュ動作を実行しないようにすることによシ
、必要能力の電源でことが足）るとともに、電源の価格
も抑えられ、さらにノイズの抑制にも役立つという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図はメモリアクセスのマツプ状況の一例を示す図である
。 １、・−−ＣＰＵ、２−一番、リフレッシュアドレスカ
ウンタ、３・・・−リフレッシュコントローラ、４・ｅ
・・アドレスセレクタ、５＠−・・アクセスレジスタ、
６◆・・−タイミングコントローラ、７１１−・・・・
ＤＲＡＭ（メモリ）、８・・・、　ＡＮＤ回路。

Claims (1)

【特許請求の範囲】
1. ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を用
   いた随時読み書き可能な記憶装置を持つ情報処理装置に
   おいて、前記メモリをリフレッシュするための制御回路
   内にリフレッシュアドレス用のレジスタを設け、前記メ
   モリがアクセスされたときに前記レジスタ内の該当する
   アドレスの制御ビットを「０」にリセットし、リフレッ
   シュ実行時には、そのリフレッシュアドレスに該当する
   アドレスの前記レジスタ内に記憶されている制御ビット
   を調べ、そのビットが「０」であればリフレッシュ動作
   を実行せず、「１」のときのみリフレッシュ動作を実行
   するようにしたことを特徴とするリフレッシュ制御回路
   。