JPH0478093A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野コ 本発明はＤＲＡＭのリフレッシュを行うメモリ制御装置
に関する。

「従来の技術」 ＤＲＡＭ　（ダイナミック・ランダム・アクセス・メモ
リ）は、原理的に１つのコンデンサ部で１ビツトの情報
を記憶することから、一般に集積度を高くすることがで
きる。このためＤＲＡＭは比較的大きな容量を必要とす
る記憶装置に使用されることが多い。このようなりＲＡ
Ｍでは、コンデンサ部に記憶された情報を保持し自己放
電による情報の消失を防ぐために、一定時間毎に再充電
を繰り返すリフレッシュが必要となる。

第４図は、このようなりＲＡＭに対してリフレッシュや
データの書き込みと読み出しを制御するメモリ制御装置
とその周辺の回路を表わしたものである。

メ％！Ｊ制ａＩｌ装置１１は、メモリアドレスバス１９
とメモリ制御バス１８でＤＲＡＭ１６の各メモリ素子１
７−１〜１７−ｎと接続されている。

メモリ制御装置１１は、約１６μ秒の周期でロウ（行）
・アドレスを順次選択し、例えばＩＭＤＲＡＭであれば
５１２のロウ・アドレスを８ｍ秒の期間に選択してリフ
レッシュを行う。

メモリ制御装置１１は、アドレスバス１２と制訂バス１
３で中央演算処理装置（ＣＰＵ）１４と接続されいる。

メモリ制御装置１１は、ＣＰＵ１４からの指示によりロ
ウ・アドレスとカラム（列）・アドレスを指定して、Ｄ
ＲＡＭＩ　６からデータの読み出しと書き込みを制御す
る。ＤＲＡＭＩ６は、メモリ制御装置１１で指定された
アドレスにデータバス２１上のデータを書き込み、また
は指定されたアドレスのデータをデータバス２１に出力
するようになっている。

第５図は従来のメモリ制御装置の構成を表わしたもので
ある。

このメモリ制御装置１１は制御部２２とアドレスセレク
タ２３を備えている。制御部２２とアドレスセレクタ２
３にはアドレスバス１２が接続され、アドレスバス上の
アドレスが供給されるようになっている。制御部２２に
は、制御バス１３が接続されており、メモリセレクト信
号２４や、リフレッシュ・サイクル中であることを示す
信号等の制御信号２６がＣＰＵ１４との間で送受される
ようになっている。

制御部２２には、所定の周期でリフレッシュ要求信号２
８を出力するタイマ２７が接続されて−）る。タイマ２
７は、リセットが解除されるとクロック信号のカウント
を開始し、ＤＲＡＭＩ６の特性に合った所定の周期、例
えば約１６μ秒の周期でリフレッシュ要求信号２８を出
力するようになっている。

制御部２２は、リフレッシュ要求信号２８に従いメモリ
制御バス１８にＲＡＳ　（ロウ・アドレス・ストローブ
）信号、ＣＡＳ　　（コラム・アドレス・ストローブ）
信号およびＷＥ　（ライト・イネーブルン信号等の制御
信号を所定のタイミングで出力するようになっている。

制御部２２は、これらの制御信号と並行してアドレスセ
レクタ２３にアドレス切換信号２９を人力する。アドレ
スセレクタ２３は、アドレス切換信号２９に従って、メ
モリアドレスバス１９を通して、ＤＲＡＭＩ６にロウア
ドレスとコラムアドレスを与える。

このように構成されたメモリ制御装置１１では、タイマ
２７からリフレッシュ要求信号２８が出力される毎に周
期的にＤＲＡＭＩ６のリフレッシュを行う。ＤＲＡＭＩ
　６は、例えばＲＡＳオンリ・リフレッシュ・サイクル
、ＣＡＳビフォアＲＡＳリフレッシュ・サイクルおよび
ヒドンリフレッシュ・サイクル等から、適宜選択される
サイクルに従ってリフレッシュされる。

「発明が解決しようとする課題」 このように従来のメモリ制御装置１１では、タイマ２７
が一定の周期でリフレッシュ要求信号２８を出力し、こ
の信号に基づいてリフレッシュを行っている。そして、
タイマ２７はリセットが解除されるとクロック信号のカ
ウントを開始し、その後一定のタイミングでしかレッン
ユ要求信号２８を出力できなかった。

このため、ＤＲＡＭＩ６とメモリ制御装置１１を複数配
置した場合には、全てのタイマ２７から同時にリフレッ
シュ要求信号２８が出力される。

従って、複数のメモリ制御装置１１が同時にリフレッシ
ュを行うこととなり、そのための消費電流が瞬時に大と
なる。例えば、１ＭバイトのＤＲＡＭで６４Ｍバイトの
メモリを１ＭバイトのＤＲＡＭで構成する場合には、２
５６個のＤＲＡＭが必要となる。この場合には、全てＤ
ＲＡＭを同時にリフレッシュすると、はぼ１ミリアンペ
アの電流が必要であった。

また、ＤＲＡＭは、データの消失を防止するため一定時
間内にリフレッシュされる必要があることから、データ
の書き込みよりもリフレッシュが優先して行われる。従
って、複数のメモリ制御装置で同時にリフレッシュが行
われると、この間、全てのＤＲＡＭに対してデータの書
き込みを行うことができず、ＤＲＡＭ全体の利用効率が
悪かった。例えば、リフレッシュの時間は１００ｎ秒程
度であるが、約１６μ秒の周期でリフレッシュが行われ
る場合、データの書き込み時間が２００ｎ秒程度とする
と約８０回に１度の割合でデータの書き込みが制限され
ることとなる。

そこで本発明の目的は、ＤＲＡＭをリフレッシュするタ
イミングを変更することのできるメモリ制御装置を提供
することにある。

「課題を解決するための手段」 本発明のメモリ制御装置は、（ｉ＞ＤＲＡＭのりフレン
ンユを要求するりフレッンユ要求信号を所定のタイミン
グで周期的に出力するリフレッシュ要求手段と、（ｉｉ
）このリフレッシュ要求信号の供給を受けてＤＲＡＭの
リフレッシュを実行するリフレッシュ実行手段と、（ｉ
ｉｉ　）　　リフレッシュ要求手段がリフレッシュ要求
信号を出力するタイミングを変更するタイミング変更手
段とを具備している。

すなわち本発明のメモリ制御装置は、リフレッシュ要求
信号を出力するタイミンクを変更するタイミング変更手
段を設けたものである。

「実施例」 以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるメモリ制御装置の構
成を示したものである。第５図と同一の部分には同一の
符号を付し、これらの説明を適宜省略する。

メモリ制御装置４１はリフレッンユ制御部４２を備えて
いる。リフレッンユ制御部４２は、約１６μ秒の周期で
リフレッシュ要求信号４３を制御部２２に出力する。こ
のリフレッシュ要求信号４３は、第１のタイミングまた
は第２のタイミングのいずれか一方が選択され、そのタ
イミングで周期的に出力されるようになっている。

第２図は、リフレッシュ制御部の構成を表わしたもので
ある。

リフレッシュ制御部４２は、４ビツトの１６進カウンタ
４８を備えている。１６進カウンタ４８はリセットが解
除されるとクロック信号のカウントを開始し、カウント
値をデコーダ４７に供給する。デコーダ４７は供給され
るカウント値をデコードし、例えばカウント値が“０”
のときに第１のタイミング信号５０を、また“８”のと
きに第２のタイミング信号５１を出力する。第１および
第２のタイミング信号５０．５１は、１６進カウンタ４
４からのカウント値に応じて約１６μ秒の周期でセレク
タ４９の入力端子Ａと入力端子已にそれぞれ人力される
ようになっ−Ｃいる。

セレクタ４９は選択端子Ｓを備えている。セレクタ４９
は、選択端子Ｓがハイレベルのときに第１のタイミング
信号５０を選択し、ロウレベルのときに第２のタイミン
グ信号５１を選択する。選択された第１または第２のタ
イミング信号５０．５１は、リフレッシュ要求信号４３
としてセレクタ４９から出力されるようになっている。

セレクタ４９の選択端子Ｓはジャンパ設定線５４でジャ
ンパ設定部５２と接続されている。

ジャンパ設定部５２は一対のジャンパ設定端子５３を備
えており、通常この端子５３は開放されている。ジャン
パ設定端子５３の一方の端子は接地され、他方の端子は
ジャンパ設定線５４に接続されている。ジャンパ設定線
５４は、抵抗５６を介して電源（Ｖｃｃ）に接続されて
いる。

このように構成されたメモリ制御装置４１の動作につい
て次に説明する。

ジャンパ設定端子５３が短絡されていない場合、ジャン
パ設定線５４は抵抗５６を介して電源によってプルアン
プされているので、セレクタ４９のセレノ）ｌ子Ｓには
ハイレベルの信号が人力される。この場合、セレクタ４
９からは、入力端子Δに供給される第１のタイミング信
号がリフレッシュ要求信号４３として出力される。

一方、ジャンパ設定部５３が短絡されている場合、ジャ
ンパ設定線５４からはロウレベルの信号がセレクト端子
Ｓに入力される。この場合、セレクタ４９からは、デコ
ーダ４７から入力端子已に人力される信号がリフレッシ
ュ要求信号４３として第２のタイミングで出力される。

このようにリフレッシュ制御部４２では、一対のジャン
パ設定端子５３が開放されているか、短絡されているか
によって、第１または第２のタイミング信号５０．５１
の一方が選択され、そのタイミングでリフレッシュ要求
信号４３が出力される。従って、メモリ制御装置４１は
、リフレッシュ要求信号４３に基づいてＤＲＡＭ１６の
りフレッンユを行うが、ジャンパ設定端子５３の接続状
態によって選択されるタイミングでリフレッシュを行う
。

第３図はこのようなメモリ制御装置とＤ　ＲＡ　Ｍを複
数配置した場合について表わしたものである。

第１から第ｍのメモリ制御装置４１−１〜４２−ｍは、
それぞれ第１から第ｍのＤＲＡＭ１６１〜１６−ｍに接
続され、それぞれリフレッシュのタイミングを制御する
。このうち奇数番のメモリ制御装置４１−１．４１−３
、・・・・・・のジャンパ設定端子５３−１．５３−３
、・・・・・・は開放されている。一方、偶数番のメモ
リ制御装置４１−２．４１−４・・・・・・のジャンパ
設定端子５３−２．５３−４・・・・・・は短絡されて
いる。

従って、奇数番のメモリ制Ｓ装置４１−１，４１−３、
・・・・・・は第１のタイミングでリフレッシュを行い
、偶数番のメモリ制御装置４１−２．４１−３、・・・
・・・は第２のタイミングでリフレッシュを行う。これ
により、全てのＤＲＡＭ１６が同時にリフレッシュされ
ることなく、リフレッシュのための電流も５０％抑制さ
れる。

また、全てのＤＲＡＭが同時にリフレッシュされること
がないので、例えば奇数番のＤＲＡＭがリフレッシュ・
サイクル中であっても、偶数番のＤＲＡＭについてはメ
モリ・サイクルを起動することができる。従って、常に
何れかのＤ　ＲＡ　Ｍについてメモリ・サイクルを起動
でき、メモリの使用効率を向上させることができる。

以上説明した実施例では、メモリ制御装置でリフレッシ
ュのタイミングを２種類としたが、本発明では３種類以
上とすることも可能である。例えばリフレッシュのタイ
ミングを３種類とする場合、カウンタからのカウント値
が“０”、“６”および“１１”のときにデコーダがそ
れぞれ第１から第３のタイミング信号を出力し、選択端
子に２ビツト４種類の信号のうち３種類の選択信号を供
給する構成とすればよい。この場合、リフレッ７５に必
要な電流は約３分の１に抑制される。

「発明の効果」 このように本発明によればタイミング変更手段を設けた
ので、メモリ制御装置は複数のタイミングから所定のタ
イミングを選択してＤＲＡＭのリフレッシュを行うこと
ができる。

従って、複数のメモリ制御装置とＤＲＡＭを配置した場
合には、メモリ制御装置毎に異なるリフレッシュのタイ
ミングを選択することによって、全てのＤＲＡＭが同時
にリフレッシュされることから回避され、リフレッシュ
のだｔの電流も抑制される。また、全てのＤＲＡＭが同
時にリフレッシュされないので、リフレッシュ・サイク
ルでないＤＲＡＭに対してメモリ・サイクルを起動する
ことができ、メモリの使用効率が向上する。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を説明するためのも
のであり、このうち第１図はメモリ制御装置の構成図、
第２図はリフレッシュ制御部の構成図、第３図はメモリ
制御装置とＤＲＡＭを複数配置した場合の構成とその周
辺の回路図、第４図はメモリ制御装置とその周辺の回路
図、第５図は従来のメモリ制御装置の構成図である。 ２２・・・・・・制御部、 ２３・・・・・・アドレスセレクタ、 ４１・・・・・・メモリ制御装置、 ４２・・・・・・リフレッシュ制御部、４３・・・・・
・リフレッシュ要求信号、４４・・・・・・カウンタ、 ４７・・・・・・デコーダ、 ４９・・・・・・セレクタ、 ５２・・・・・・ジャンパ設定部、 ５３・・・・・・ジャンパ設定端子。 出　　願　　人 代　　理　　人 富士ゼロンクス株式会社

Claims (1)

1. 【特許請求の範囲】 ＤＲＡＭのリフレッシュを要求するリフレッシュ要求信
   号を所定のタイミングで周期的に出力するリフレッシュ
   要求手段と、 このリフレッシュ要求信号の供給を受けてＤＲＡＭのリ
   フレッシュを実行するリフレッシュ実行手段と、 前記リフレッシュ要求手段がリフレッシュ要求信号を出
   力するタイミングを変更するタイミング変更手段 とを具備することを特徴とするメモリ制御装置。